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Übung Informatik1 für ET und MT1 4.Übung: Inhalte: Binäre Algorithmen für arithmetische Grundrechenarten Beispiel zur Addition positiver und negativer.

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1 Übung Informatik1 für ET und MT1 4.Übung: Inhalte: Binäre Algorithmen für arithmetische Grundrechenarten Beispiel zur Addition positiver und negativer Summanden Binäre Multiplikation und Division

2 Übung Informatik1 für ET und MT2 Aufgaben: 4.1Zu berechnen ist A 2 + B 2 = D 2 mit A 2 > 0 B 2 und A 2 = 1001110, | B 2 | = 10101. Die Berechnung erfolgt mit einem seriell strukturierten Rechenwerk, dabei sind die Operanden in die Register R a und R b einzutragen, das Ergebnis wird in das Register R a zurückgeschrieben. Die gesteuerten Gatter G negieren bei Bedarf die Eingänge bzw. das Rückschreiben (B-Komplement-Bildung) des Ergebnisses. Nutzen Sie das Arbeitsblatt 1 zur Lösung dieser Aufgabe! Ermitteln Sie die binäre Steuersignale a, a', b und Ü, die den Operanden entsprechend gesetzt werden und die Summe D 2 in Vorzeichenbetrags- darstellung. 4.2Zu realisieren ist eine 8-Bit Multiplikation. Zum einen kann ein 4-2-Blockmultiplizierer, der 4-Bit parallel multipliziert und dann die Teilprodukte seriell verknüpft, zum anderen ein 2-4-Blockmultiplizierer, der 2-Bit parallel multipliziert und dann das Ergebnis seriell ermittelt, genutzt werden. Skizzieren Sie beide Varianten. Ermitteln Sie die Anzahl der benötigten VA/HA für jede dieser Varianten und die laufzeitgünstigere Variante an Hand der maximal zu durchlaufenden VA/HA Gatter für eine Multiplikation. 4.3Zeichnen Sie die Schaltung einer 8-Bit Festkommadivision. Führen Sie eine entsprechende Berechnung an Hand des Beispieles 0101 0001 2 : 0000 1001 2 unter Verwendung von Arbeitsblatt 2 durch.

3 Übung Informatik1 für ET und MT3 Zu 4.1 Siehe Arbeitsblatt 1 und Lösung Arbeitsblatt 1 Funktion des Gatters G a, a', b sind Steuersignale g zur Bildung des B-Komplements und x, y Ein- bzw. Ausgangssignale der Gatter G, dann gilt y = (1-x)für g = 1 bzw. y = x für g = 0. y = x ¬g v ¬x g bzw. y = x g x g = a oder a oder b =1 y

4 Übung Informatik1 für ET und MT4 Lösung der Übertragsbildung: Realisierung von Ü 0 durch ein D-FF, das mit dem gleichen Takt gesteuert wird mit dem die Operandenregister geschoben werden. Lösung zur Bildung der Steuersignale a, a und b zur Erzeugung der B- Komplemente der Operanden Das RS Flipflop wird beim Start asynchron auf null gesetzt. Mit der ersten 1 im Register Rb wird dann mit dem Takt der Ausgang des Flipflop 1 und bleibt 1 bis zum Ende der Addition. Um das Vorzeichen des Ergebnisses noch vor der Ausführung der Addition zu bilden, muss man wissen welcher Operand den größeren Betrag hat. Dazu kann man die Operanden A und B vom höchsten Bit beginnend Bit für Bit vergleichen, bis man einen Unterschied gefunden hat. Der Operand, der als erstes eine 1 hat, während der Andere an gleicher Position eine 0 hat ist größer. Zusammen mit den Vorzeichen von A und B kann daraus das Vorzeichen des Ergebnisses ermittelt werden VA D Q Ü0Ü0 0 0 0 1 0 1 0 1 1 RbRb G & S Q Rst

5 Übung Informatik1 für ET und MT5 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

6 Übung Informatik1 für ET und MT6 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

7 Übung Informatik1 für ET und MT7 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

8 Übung Informatik1 für ET und MT8 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

9 Übung Informatik1 für ET und MT9 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

10 Übung Informatik1 für ET und MT10 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

11 Übung Informatik1 für ET und MT11 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

12 Übung Informatik1 für ET und MT12 Skizze der Realisierung einer binären Addition A 2 + B 2 = D 2Addition 0 0 0 1 0 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 0 0 1 Ra'RaRa'Ra RbRb Fortschrittsrichtung VA GaGa a GaGa a GbGb b Vorzeichen Ü0Ü0 a a b Ü0Ü0... 3 2 1 0 Positionsindex

13 Übung Informatik1 für ET und MT13 Zu 4.2 4-2-Blockmultiplizierer, der 4-Bit parallel multipliziert und dann die 4 Teilprodukte seriell verknüpft P = A * BmitA = A H * 2 4 + A L undB = B H * 2 4 + B L Bildung der Teilprodukte: A L * B L A L * B H * 2 4 nacheinander mit 4 Bit-Multiplizierer ausführen A H * B L * 2 4 anschließend verschieben A H * B H * 2 8

14 Übung Informatik1 für ET und MT14 Paralleler 2-Bit Multiplizierer Paralleler 4-Bit MultipliziererParalleler 4-Bit Multiplizierer B1 B0 B3 B2 B1 B0 A0 A0 B3 B2 B1 B0 B1 B0 A1 A1 B3 B2 B1 B0 A2 P2 P1 P0 B3 B2 B1 B0 A3 P7 P6 P5 P4 P3 P2 P1 P0 HAHA VAVA HAHA VAVA P3 VAVA VAVA VAVA HAHA VAVA VAVA VAVA VAVA VAVA HAHA

15 Übung Informatik1 für ET und MT15 1.Löschen … RegisterP = P neu 2.P = A… * B… + P speichernP = P alt 3.A und … 4 Bit verschieben 4.P = A… * B… + P speichern 5.A und … 4 Bit verschieben 6.P = A… * B… + P speichern 7.A und … 4 Bit verschieben 8.P = A… * B… + P speichern Schema eines 8 Bit BlockmultiplizierersBlockmultiplizierers

16 Übung Informatik1 für ET und MT16 + 4 Bit Parallel Multiplizierer 16 + 1 Bit Schieberegister für Produkt P 7 6 5 4 3 2 1 0 Schaltung zur Zusammenfassung der 4 Ergebnisse des Multiplizierers 1. P = 0 2. P = A L * B L + P 3. A und P 4 Bit nach rechts schieben 4. P = A H * B L + P 5. A und B 4 Bit nach rechts schieben 6. P = A L * B H + P (Übertrag möglich) 7. A und P 4 Bit nach rechts schieben 8. P = A H * B H + P

17 Übung Informatik1 für ET und MT17 4-2 Blockmultiplizierer - Anzahl der HA / VA Gatter: ein 4-Bit Parallel Multiplizierer: n-1 Addiererkette (keine für Bit 0) 3 Ketten jede Kette aus 1 HA und n-1 VA je 1 HA und 3 VA n 2 Und-Gatter für bitweise Multiplikation 16 Und 3 HA 9 VA 16 Und Aufsummieren der Teilprodukte: Verschieben 2 Teilprodukte und 3* Operanden je 4 Takte 12 Verschiebetakte (3*4 Takte) 8-Bit Ripple-Carry-Addierer 1 HA 7 VA 4 HA 16 VA 16 Und

18 Übung Informatik1 für ET und MT18 4-2 Blockmultiplizierer - Zeitverhalten:(VAc = Zeit für den Übertrag VAs = Zeit für die Summe) ein 4-Bit Parallel Multiplizierer: (A * B = 1111 2 * 1011 2 = 10100101 2 ) 1 Und-Gatter eine Kette ausn-2 Add(1. ist HA) 1 HA und 1 VAc= 1 VA und 1 HA eine Kette ausn-1 VAc und 1 HA 3 VAc und 1 HA= 3 VA und 1 HA eine Spalte ausn-2 VAs 2 VAs= 2 VA 1 Und + 2 HA + 6 VA Aufsummieren der Teilprodukte: Verschieben: (Anzahl der Teilprodukte – 1) mal 4 Takte + 1 VA zu der längsten Kette des 4 Bit Parallel Multiplizierer für die Blocksumme (1 Und + 2 HA + 7 VA) *4 + 12VS 4 Teilprodukte und 3*4 Schiebetakte 4 Und + 8 HA + 28 VA + 12VS

19 Übung Informatik1 für ET und MT19 2-4 Blockmultiplizierer - Anzahl der HA / VA Gatter: ein 2-Bit Parallel Multiplizierer: n-1 Addiererkette (keine für Bit 0) 1 Ketten jede Kette aus 1 HA und n-1 VA je 1 HA und 1 VA n 2 Und-Gatter für bitweise Multiplikation 4 Und 1 HA 1 VA 4 Und Aufsummieren der 16 Teilprodukte von 4 Bit: Verschieben (16 – 1) Teilprodukte je 2x 30 Verschiebetakte (15*2 Takte) 4-Bit Ripple-Carry-Addierer 1 HA 3 VA(aufwendiger als serieller Multiplizierer) 2 HA 4 VA 4 Und

20 Übung Informatik1 für ET und MT20 2-4 Blockmultiplizierer - Anzahl der HA / VA Gatter Anzahl der Teilprodukte: A = (a 7 a 6 *2 6 + a 5 a 4 * 2 4 + a 3 a 2 * 2 2 + a 1 a 0 * 2 0 ) B = (b 7 b 6 *2 6 + b 5 b 4 * 2 4 + b 3 b 2 * 2 2 + b 1 b 0 * 2 0 ) 16 TP a 1 a 0 b 1 b 0 VL 0 a 1 a 0 b 3 b 2 VL 2 a 3 a 2 b 1 b 0 VL 2 a 3 a 2 b 3 b 2 VL 4 a 1 a 0 b 5 b 4 VL 4 a 5 a 4 b 1 b 0 VL 4 a 1 a 0 b 7 b 6 VL 6 a 3 a 2 b 5 b 4 VL 6 a 5 a 4 b 3 b 2 VL 6 a 7 a 6 b 1 b 0 VL 6 a 5 a 4 b 5 b 4 VL 8 a 3 a 2 b 7 b 6 VL 8 a 7 a 6 b 3 b 2 VL 8 a 5 a 4 b 7 b 6 VL 10 a 7 a 6 b 5 b 4 VL 10 a 7 a 6 b 7 b 6 VL 12

21 Übung Informatik1 für ET und MT21 2-4 Blockmultiplizierer - Zeitverhalten:(VAc = Zeit für Übertrag VAs = Zeit für Summe) ein 2-Bit Parallel Multiplizierer: 1 UND-Gatter eine Kette ausn-2 Add(1. ist HA) 0 VA 0 HA eine Kette ausn-1 VAc und 1 HA 1 VA 1 HA eine Spalte ausn-2 VAs 0 VA 1 Und + 1 HA + 1 VA Aufsummieren der Teilprodukte: 16 Teilprodukte von 4 Bit breite. Verschieben und Summieren, der Produkte (16-1) x 2 Bit links + 1 VA zu der längsten Kette des 2 Bit Parallel Multiplizierer für die Blocksumme ( 1 Und + 1 HA + 2 VA) * 16 + 30 VS 16 Und + 16 HA + 32 VA + 30 VS

22 Übung Informatik1 für ET und MT22 4.3 Schaltung einer 4-Bit Festkommadivision.Festkommadivision ´1´ 4 3 2 1 0 Dividend Divisor Quotient ´1´ write enable + Dividend= 129 10 = 1000 0001 2 Divisor= 13 10 = 1101 2 Quotient= 9 10 = 1001 2 Rest= 12 10 = 1100 2 = Dividend H

23 Übung Informatik1 für ET und MT23 VZ : = Rest 0000 + B-Komplement von 1001 ergibt 0, da neg. Übertrag VS links 1 x + ergibt 1, da pos.Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 0, da neg. + ergibt 1, da pos. 2210012200101001010001 2211011 111000001 2211011 010100010 000010010 000100100 2211011 110010100 001001000 2211011 110111000 010010000 2211011 000000000

24 Übung Informatik1 für ET und MT24 VZ : = Rest 0000 + B-Komplement von 1001 ergibt 0, da neg. Übertrag VS links 1 x + ergibt 1, da pos.Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 0, da neg. + ergibt 1, da pos. 2210012200101001010001 2211011 111000001 2211011 010100010 000010010 000100100 2211011 110010100 001001000 2211011 110111000 010010000 2211011 000000000

25 Übung Informatik1 für ET und MT25 VZ : = Rest 0000 + B-Komplement von 1001 ergibt 0, da neg. Übertrag VS links 1 x + ergibt 1, da pos.Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 0, da neg. + ergibt 1, da pos. 2210012200101001010001 2211011 111000001 2211011 010100010 000010010 000100100 2211011 110010100 001001000 2211011 110111000 010010000 2211011 000000000

26 Übung Informatik1 für ET und MT26 VZ : = Rest 0000 + B-Komplement von 1001 ergibt 0, da neg. Übertrag VS links 1 x + ergibt 1, da pos.Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 0, da neg. + ergibt 1, da pos. 2210012200101001010001 2211011 111000001 2211011 010100010 000010010 000100100 2211011 110010100 001001000 2211011 110111000 010010000 2211011 000000000

27 Übung Informatik1 für ET und MT27 VZ : = Rest 0000 + B-Komplement von 1001 ergibt 0, da neg. Übertrag VS links 1 x + ergibt 1, da pos.Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 0, da neg. + ergibt 1, da pos. 2210012200101001010001 2211011 111000001 2211011 010100010 000010010 000100100 2211011 110010100 001001000 2211011 110111000 010010000 2211011 000000000

28 Übung Informatik1 für ET und MT28 VZ := Rest 0001 + B-Komplement von 1001 ergibt 1, da pos. Übertrag Overflow wird hier erkannt. + ergibt 0, da neg. Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 1, da pos. + ergibt 0, da neg. 2210012210010010100011 2211011 000010011 2211011 000100110 110010110 001001100 2211011 110111100 010011000 2211011 000001000 000010000 2211011 110000000

29 Übung Informatik1 für ET und MT29 VZ := Rest 0001 + B-Komplement von 1001 ergibt 1, da pos. Übertrag Overflow wird hier erkannt. + ergibt 0, da neg. Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 1, da pos. + ergibt 0, da neg. 2210012210010010100011 2211011 000010011 2211011 000100110 110010110 001001100 2211011 110111100 010011000 2211011 000001000 000010000 2211011 110000000

30 Übung Informatik1 für ET und MT30 VZ := Rest 0001 + B-Komplement von 1001 ergibt 1, da pos. Übertrag Overflow wird hier erkannt. + ergibt 0, da neg. Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 1, da pos. + ergibt 0, da neg. 2210012210010010100011 2211011 000010011 2211011 000100110 110010110 001001100 2211011 110111100 010011000 2211011 000001000 000010000 2211011 110000000

31 Übung Informatik1 für ET und MT31 VZ := Rest 0001 + B-Komplement von 1001 ergibt 1, da pos. Übertrag Overflow wird hier erkannt. + ergibt 0, da neg. Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 1, da pos. + ergibt 0, da neg. 2210012210010010100011 2211011 000010011 2211011 000100110 110010110 001001100 2211011 110111100 010011000 2211011 000001000 000010000 2211011 110000000

32 Übung Informatik1 für ET und MT32 VZ := Rest 0001 + B-Komplement von 1001 ergibt 1, da pos. Übertrag Overflow wird hier erkannt. + ergibt 0, da neg. Schema zur binären Festkommadivision (8 Bit : 4 Bit) + ergibt 0, da neg. + ergibt 1, da pos. + ergibt 0, da neg. 2210012210010010100011 2211011 000010011 2211011 000100110 110010110 001001100 2211011 110111100 010011000 2211011 000001000 000010000 2211011 110000000


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