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BCD Ripple Carry Adder von Enrico Billich. Mathematische Eigenschaften Addiert zwei 8 Bit BCD Zahlen dies ermöglicht Additionen von Summanden zwischen.

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Präsentation zum Thema: "BCD Ripple Carry Adder von Enrico Billich. Mathematische Eigenschaften Addiert zwei 8 Bit BCD Zahlen dies ermöglicht Additionen von Summanden zwischen."—  Präsentation transkript:

1 BCD Ripple Carry Adder von Enrico Billich

2 Mathematische Eigenschaften Addiert zwei 8 Bit BCD Zahlen dies ermöglicht Additionen von Summanden zwischen 0 und 99 unter Berücksichtigung des Carry In sind Summen zwischen 0 und 199 berechenbar

3 Schaltungstechnische Eigenschaften Einfacher modularer Schaltungsaufbau Schnelle Wandlung wiederum in ein BCD- Codiertes Ergebnis durch eine einfache zweistufige Kombinatorik Nachteil: Carry wird im Worst-Case durch ganze Schaltung gereicht und steht erst am Ende fest

4 Oberste Hierarchieebene BCD Ripple Carry Adder Cin Cout A0A0 A1A1 B0B0 B1B1 A2A2 B2B2 A3A3 B3B3 A4A4 B4B4 A5A5 B5B5 A6A6 B6B6 A7A7 B7B7 S0S0 S1S1 S2S2 S3S3 S4S4 S5S5 S6S6 S7S7

5 8Bit-Adder aus 2 4Bit-Adder C1 Cout A4A4 B4B4 A5A5 B5B5 A6A6 B6B6 A7A7 B7B7 S4S4 S5S5 S6S6 S7S7 4Bit BCD-Adder Cin C1 A0A0 B0B0 A1A1 B1B1 A2A2 B2B2 A3A3 B3B3 S0S0 S1S1 S2S2 S3S3 4Bit BCD-Adder

6 Cin C1 A0A0 B0B0 A1A1 B1B1 A2A2 B2B2 A3A3 B3B3 S0S0 S1S1 S2S2 S3S3 Full Adder Full Adder Full Adder Full Adder Co3Z3Z2Co2Co1Co0Z1Z0 1 &&& 1 && 1 &&& 1 && 1 &1 && 1

7 Full Adder a b Ci s Co 1 &&&& &&&& 11 1 &&& 1

8 Gleichungen des Full Adders und längster Pfad durch ihn Negator 2*UND-Gatter2*ODER-Gatter = 5 Gatter je 5ns = 25ns maximale Verzögerungszeit UND-Gatter2*ODER-Gatter = 3 Gatter je 5ns = 15ns maximale Verzögerungszeit

9 Längster Pfad durch 8Bit BCD Adder Da 8Bit-Adder aus 2 4Bit-Adder aufgebaut ist, lässt sich Problem in 2 Teile zerlegen Im ersten 4Bit-Adder muss das Carry vom ersten Full Adder bis zum letzten schrittweise durchgereicht werden, so dass erst am Ende mit Berechnung der letzten Summe (Z3) der tatsächlicher Wert des Carry (C1) feststeht Im zweiten 4Bit-Adder muss durch das erhaltene Carry die Summe im obersten Full Adder so verändert werden, dass S5 möglichst spät seinen endgültiges Wert erreicht

10 A0A0 B0B0 Full Adder A1A1 B1B1 Full Adder A2A2 B2B2 Full Adder A3A3 B3B3 Full Adder CinCo2Co1Co0 A7A7 B7B7 Full Adder A6A6 B6B6 Full Adder A5A5 B5B5 Full Adder A4A4 B4B4 Full Adder Co3 Z3Z2Z1 C1 Co4Co5Co6 Co7Z5Z6Z7 S5S5 1 &&& && 1 1 && 1

11 Berechnung des längsten Weges 7 Carry Berechnungen (Co0, Co1, Co2, C1, Co4, Co5, Co6) je 3 Gatter = 21 Gatter 2 Summen (Z3, Z7) je maximal 5 Gatter = 10 Gatter eine Umrechnung des Ergebnisses ins BCD-Format (S5) maximal 5 Gatter Insgesamt 36 Gatter je 5ns = 180ns

12 Simulationsproblem des längsten Pfades Theoretisch längster Pfad kann praktisch nicht vorkommen weil sich bestimmte Konstellationen, die an den Gattern nötig sind, sich gegenseitig widersprechen deshalb wird eine möglichst langsame Lösung gesucht, die der theoretisch langsamsten am nächsten kommt

13 Beweis für vorherige Behauptung Belegungen für ersten 4Bit-BCD-Adder Damit C1 so spät wie möglich feststeht, muss es von Z 3 abhängig sein, dass sich dadurch ebenfalls so spät wie möglich ändern muss. Folglich: Wegen dieser Bedingungen, der Beschränkung auf BCD Zahlen und dass Z 3 erst mit dem erhaltenen und negierten Carry Co 2 sein endgültiges Ergebnis erreicht, ergibt sich folgende Eingangsbelegung. A u =0111B u =1000 Für das Ci, dass sich als einziges ändert, ergeben sich die Belegungen: Ci ändert sich von 1 auf 0 Folglich ändert sich C1 von anfangs 1 auf 0 (nachdem Co 3 feststeht) und endgültig auf 1 (nachdem Z 3 feststeht). 17 Gatter = 85ns.

14 Beweis für vorherige Behauptung Belegungen für zweiten 4Bit-BCD-Adder Da auch hier das Carry durchgereicht werden muss, damit Z 7 möglichst spät fest steht, gilt ähnliche Eingangsbelegung wie für den ersten Adder. Durch diese Eingangsbelegung werden aber Z 5 und Z 6 immer 0, wenn das Carry (C1=1) ankommt. Folglich werden auch alle Terme 0, in denen das negierte Z 7 steht. Das gleiche gilt auch für den Weg über S 6. Da der längste Weg über das negierte Z 7 nicht mehr geht, bleibt nur der Weg über das nichtnegierte Z 7, was mit den Werten für Z 6 und Z 5 im zweiten Term von S 7 passt. Das sind wieder 17 Gatter mit 85ns, was sich mit dem vorherigen 4Bit- BCD-Adder zu 170ns addiert. A o =0111B o =1000

15 Beispiel mit 170ns (34 Gatter) Anfangsbelegung einstellen A: (77) B: (88) Cin: 1 Änderung des Carry In Cin: 0

16 Ergebnis der Simulation

17 Literaturreferenz Randy H. Katz – Contemporary Logic Design (S. 265, ZN 5630 kat) Balabanian, Cartson – Digital Logic Design Principles (ZN 4930 bal) Reichardt, Schwarz – VHDL-Synthese

18 ENDE


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