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Multiplizierer Gesucht: Schaltkreis zur Multiplikation zweier Binärzahlen , Beispiel: RW-Systemarchitektur Kap. 3.

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Präsentation zum Thema: "Multiplizierer Gesucht: Schaltkreis zur Multiplikation zweier Binärzahlen , Beispiel: RW-Systemarchitektur Kap. 3."—  Präsentation transkript:

1 Multiplizierer Gesucht: Schaltkreis zur Multiplikation zweier Binärzahlen <an-1, ..., a0>, <bn-1, ..., b0> Beispiel: RW-Systemarchitektur Kap. 3

2 Allgemeines zum Multiplizierer
Wieviele Stellen werden für das Ergebnis benötigt? Also: 2n Stellen reichen zur Multiplikation von Zweierkomplementzahlen RW-Systemarchitektur Kap. 3

3 Vorgehen bei der Multiplikation
Multipliziere die Beträge der Zahlen Bestimme das Vorzeichen des Produkts Setze das Endergebnis zusammen RW-Systemarchitektur Kap. 3

4 Definition 3.4.: Ein n-Bit-Multiplizierer ist ein Schaltkreis,
der die folgende Funktion berechnet: muln: {0,1}2n ® {0,1}2n mit muln(an-1, ..., a0, bn-1, ..., b0) = (p2n-1, ..., p0) mit <p2n-1, ..., p0> = <a> × <b> RW-Systemarchitektur Kap. 3

5 Die Multiplikationsmatrix
Partialprodukte mit 2n Stellen, n Stück carry? Realisierung der Multiplikationsmatrix mit n2 AND-Gattern (und n2 Konstanten 0). RW-Systemarchitektur Kap. 3

6 Daraus entstehende Aufgabe:
Schnelle Addition von n Partialprodukten der Länge 2n. Mit CLAs lösbar mit Kosten O(n2), Tiefe O(n log(n)) bei linearem Aufsummieren der Partialprodukte ((((pp0+pp1)+pp2)+...)+ppn-1), O(log2n) bei baumartigem Zusammenfassen der Partialprodukte. RW-Systemarchitektur Kap. 3

7 Partialprodukte RW-Systemarchitektur Kap. 3

8 Schnelle Addition von n Partialprodukten der Länge 2n
Verwende Carry-Save-Addierer. Reduktion von 3 Eingabewerten u, v, w zu zwei Ausgabewerten s, c mit <u> + <v> + <w> = <s> + <c> Gelöst durch Nebeneinandersetzen von Volladdierern (kein Carry-Chain!). RW-Systemarchitektur Kap. 3

9 Carry-Save Addierer = ... CSavA u v w c s n FA un-1 vn-1 wn-1 sn-1
cn-1 u1 v1 FA u0 v0 w0 s0 c0 w1 = ... FA c1 s1 RW-Systemarchitektur Kap. 3

10 Bemerkung zum Aufbau des CSavA
Speziell bei Partialprodukten: Reduziere 3 2n-Bit-Zahlen zu 2 2n-Bit-Zahlen (c2n-1 = 0  Carry-Ausgang des letzten FA nicht verwendet) RW-Systemarchitektur Kap. 3

11 1. Serielle Lösung: Hintereinanderschalten von n-2 CSA-Addierern der Länge 2n  Fasse n Partialprodukte zu 2 2n-Bit-Worten zusammen Addiere die 2n-Bit-Worte mit CLA Kosten O(n2), Tiefe O(n) CSavA pp3 ppn-2 ppn-1 pp2 CSavA CSavA CSavA ADD pp1 ... pp0 RW-Systemarchitektur Kap. 3

12 4-zu-2 Reduktions-Grundzelle
2. Baumartige Lösung: Neue Grundzelle zur Reduktion von 4 2n-Bit Eingabeworten zu zwei Ausgabeworten, bestehend aus 2 CSAs Baumartiges Zusammenfassen der Partialprodukte mit 4-zu-2-Bausteinen zu 2 2n-Bit-Worten Addiere die 2n-Bit-Worte mit CLA siehe Abb. der Addierstufe mit log. Zeit Kosten O(n2), Tiefe O(log n) 4-zu-2 Reduktions-Grundzelle CSavA CSavA 4-zu-2 RW-Systemarchitektur Kap. 3

13 Addierstufe des log-Zeit-Multiplizierers für 16 Bit
pp0 pp1 pp2 pp3 ... ... pp12 pp13 pp14 pp15 ADD 4-zu-2 RW-Systemarchitektur Kap. 3

14 Schaltzeichen einer n-Bit-ALU
Aufbau einer ALU ALU = Arithmetic Logic Unit zur Berechnung von arithmetischen und logischen Basisoperationen ALU a b c select n n+1 m Schaltzeichen einer n-Bit-ALU n-Bit-ALU mit: 2 n-Bit-Operanden a, b, Eingangscarry c m-Bit select-Eingang, der auswählt, welche Funktion ausgeführt wird (n+1)-Bit-Ausgang RW-Systemarchitektur Kap. 3

15 Beispiel zum select-Eingang
Hier: 8 Funktionen, d.h. 3-Bit select-Eingang Funktionsnummer ALU-Funktion s2 s1 s0 [b] – [a] [a] – [b] [a] + [b] + c a Å b = (an-1 Å bn-1, ..., a0 Å b0) a Ú b = (an-1 Ú bn-1, ..., a0 Ú b0) a Ù b = (an-1 Ù bn-1, ..., a0 Ù b0) RW-Systemarchitektur Kap. 3

16 Mögliche Realisierungen einer ALU
Möglichkeit: Realisiere Fkt getrennt durch für fi, dann Auswahl durch verallgemeinerten Multiplexer a b c SKf0 SKf1 ... 1 2 - m SKf n+1 n+1 n+1 verallgemeinerter Multiplexer select RW-Systemarchitektur Kap. 3 m

17 Schaltungsrealisierung der n-Bit ALU
Möglichkeit: gemeinsame Behandlung ähnlicher Funktionen Å AND OR EXOR n+1 n 2 1 a b s1s0 s1 s0 An c b0 bn-1 a0 an-1 s2 s2 s1 s0 [b] – [a] [a] – [b] [a] + [b] + c a Å b = (an-1 Å bn-1, ..., a0 Å b0) a Ú b = (an-1 Ú bn-1, ..., a0 Ú b0) a Ù b = (an-1 Ù bn-1, ..., a0 Ù b0) RW-Systemarchitektur Kap. 3

18 Datenpfad und Befehlsausführung
Prozessor (CPU) PC IR ALU Steuerwerk Wo stehen wir? RW-Systemarchitektur Kap. 3


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