Rechnerstrukturen 3b. Endliche Automaten

Ziele Modellierung und Realisierung von Steuerungen Beispiele Autoelektronik: ABS-System Consumer: Kamera, Waschmaschine, CD-Player, … Steuerung technischer Anlagen Steuerung (Steuerwerk) Aktuatoren Sensoren Ausgaben Eingaben

Zustandsautomaten Endliche Automaten Endliche Zustandsmenge Q Ausgezeichneter Anfangszustand s0 Übergangsfunktion f Eingabealphabet E Ausgabealphabet A

Zustandsdiagramme Graph Ausgaben? Beispiel: Aufzugsteuerung Knoten: Zustände Kanten: Eingaben und Zustandsübergänge Ausgaben? Beispiel: Aufzugsteuerung Eingaben Ausgaben Zustände Ziel: Komfortsteuerung?

Vorlesung Rechnerstrukturen Winter 2002/03 Aufzugsteuerung Übergang zum Switching (c) Peter Sturm, Universität Trier

Automaten Umsetzung von Zustandsdiagrammen Zustand: Bitvektor (Register) Übergangsfunktion: Schaltnetz Zwei Varianten bzgl. Ausgabe Moore-Automaten Mealy-Automaten Eingaben Übergangs- funktion Zustand

Moore- und Mealy-Automaten Clock Clock e f g e f a s a s Moore Mealy

Moore-Automaten e s a s’ Synchrone Ausgabe Ausgaben werden nur durch den Zustand bestimmt Ausgaben im Zustandsdiagramm neben den Zuständen e s a Clock e f g s s’ a

Mealy-Automaten e/a s e’/a’ s’ Asynchrone Ausgabe Ausgaben werden durch Zustand und Eingaben bestimmt Ausgaben im Zustandsdiagramm neben den Zustandsübergängen Benötigt häufig weniger Zustände als Moore-Automat Warum? e/a s e’/a’ s’ Clock e f a s

Synchrone Mealy-Automaten Vorteil Weniger Zustände im Vergleich zu Moore-Automaten Nachteil Asynchrone Ausgaben Lösung Taktung der Ausgabe Clock Register f e a s

Übergangsfunktion Beschreibung durch Wahrheitstabelle Mealy Moore Zustände minimieren Hilfsautomaten Systematisch Flip-Flop-Typ wählen Ansteuerungsfunktionen bestimmen und minimieren

Paritätsprüfung Eingabe: Sequentieller Datenstrom Ausgabe: EVEN-Parity Stop Start Start Daten Stop Clock Clock

Zustandsdiagramm: Moore

Übergangsfunktion

Ansteuerung D-Flip-Flop

Ansteuerung JK-Flip-Flop

Projekt TVMUL: Iterative 8-Bit Multiplikation Vorlesung Rechnerstrukturen Winter 2002/03 Projekt TVMUL: Iterative 8-Bit Multiplikation Sequentielle Berechnung der partiellen Summen Steuerung der Abläufe Steuerwerk Geringer Hardwareaufwand Höherer Zeitbedarf Bausteinvorrat: 1 8-Bit Register 1 8-Bit Schieberegister (parallel Ein- und Ausgabe) 1 16-Bit Schieberegister (parallel Ein- und Ausgabe) 1 8-Bit Addierer 1 Flip-Flop 1 1-Bit Halbaddierer (c) Peter Sturm, Universität Trier

Vorlesung Rechnerstrukturen Winter 2002/03 [A7..A0] [B7..B0] 8 8 Shift Right1 8 Bit Shift (A) 8 Bit (B) Load1 LSB 8 8 Load2 MUX MUX LSB steuert MUX 8 Addierer Carry [7] [6..0] Übergang zum Switching Load3 FF HA 7 [M15] [M14..M8] Shift Right2 16 Bit Shift (M) Load4 Clear 8 8 [M15..M8] [M7..M0] (c) Peter Sturm, Universität Trier

Vorlesung Rechnerstrukturen Winter 2002/03 [A7..A0] [B7..B0] 8 8 Shift Right1 8 Bit Shift (A) 8 Bit (B) Load1 8 8 Load2 MUX 8 Addierer Carry [7] [6..0] Übergang zum Switching Load3 FF HA 7 [M15] [M14..M8] Shift Right2 16 Bit Shift (M) Load4 Clear 8 8 [M15..M8] [M7..M0] (c) Peter Sturm, Universität Trier

Vorlesung Rechnerstrukturen Winter 2002/03 [A7..A0] [B7..B0] 8 8 Shift Right1 8 Bit Shift (A) 8 Bit (B) Load1 LSB Load2 8 [7] [6..0] Addierer Carry [7] [6..0] MUX MUX Übergang zum Switching Load3 FF HA 7 [M15] [M14..M8] Shift Right2 Shift Right2 FF 15 Bit Shift (M) Load4 Load4 Clear Clear 7 8 [M15] [M14..M8] [M7..M0] (c) Peter Sturm, Universität Trier

TVMUL: Steuerwerk Übergeordnete Steuerung Taktversorgung Start (Eingang) Argumente A und B liegen an Multiplikation beginnen Ready (Ausgang) Resultat M verfügbar CLK (Eingang) Grundtakt Taktversorgung Eigener Takt (intern) Ein Grundtakt Kleinster betrachteter Schritt Kürzere Schritte nicht nutzbar Mehrere Grundtakte Komplizierte Versorgung Beschreibungs- und Realisierungstechniken? Shift Right1 Load1 LSB Load2 MUX Load3 Shift Right2 Clear Load4 CLK Start Ready

TVMUL: Moore-Zustandsdiagramm?

TVMUL: Moore-Zustandsdiagramm Vorlesung Rechnerstrukturen Winter 2002/03 TVMUL: Moore-Zustandsdiagramm Übergang zum Switching (c) Peter Sturm, Universität Trier

TVMUL: Mealy-Zustandsdiagramm?

TVMUL: Mealy-Zustandsdiagramm Vorlesung Rechnerstrukturen Winter 2002/03 TVMUL: Mealy-Zustandsdiagramm Übergang zum Switching (c) Peter Sturm, Universität Trier

Minimierung der Zustandsanzahl

TVMUL: Minimierung der WAIT-Zustände?

TVMUL: Minimierung der WAIT-Zustände Vorlesung Rechnerstrukturen Winter 2002/03 TVMUL: Minimierung der WAIT-Zustände Übergang zum Switching (c) Peter Sturm, Universität Trier

TVMUL: Zusammenfassung der Iterationszustände?

TVMUL: Zusammenfassung der Iterationszustände Vorlesung Rechnerstrukturen Winter 2002/03 TVMUL: Zusammenfassung der Iterationszustände Übergang zum Switching (c) Peter Sturm, Universität Trier

Zähler Zustandsautomaten ohne zusätzliche Eingänge Binärzähler (modulo k) Excess-3-Code Cray-Code … Optional asynchrones Reset Zähler Dn D1 D0 Clock

Weihnachtsaufgabe Elektronischer Würfel Zähler Register Decode Clock Würfeln

Vorlesung Rechnerstrukturen Winter 2002/03 Clipboard + + + + + (c) Peter Sturm, Universität Trier