Stephan Hermanns Architekturkonzepte für semi-synchrone Controller auf der Basis der Asynchronen Wave Pipeline Schaltungstechnik Sorin Alexander Huss.

Präsentation zum Thema: "Stephan Hermanns Architekturkonzepte für semi-synchrone Controller auf der Basis der Asynchronen Wave Pipeline Schaltungstechnik Sorin Alexander Huss."—  Präsentation transkript:

1 Stephan Hermanns Architekturkonzepte für semi-synchrone Controller auf der Basis der Asynchronen Wave Pipeline Schaltungstechnik Sorin Alexander Huss

2 Controller Asynchronen Wave Pipeline Architekturkonzepte für semi-synchrone Controller auf der Basis der Asynchronen Wave Pipeline Schaltungstechnik Stephan Hermanns:

3 3 N Datenwellen (Async.) Wave Pipeline Request Controller (FSM) N unabhängige parallele Automaten Automat 1 Automat N Controller + Waves = unabhängige Automaten

4 4 Timing der parallelen Automaten und Synchronisationproblem Problem: Synchronisation von Eingabe- und Zustandswellen 1 2 2 1345 Folgezustand n Automat 2 Zustand n Automat 1 Eingabe n Automat 1 Folgezustand n Automat 3 ist fast fertig Ausgabe n Automat 3 543 4 Welle, Automat 4 1 345

5 5 Temperatur Geometrie Spannung Variationen in … Eingangs- signalform Interner Gatterzustand Problem: Delay-Variationen Aber: Intervall für Zustandswechsel bekannt, wenn Startzeitpunkt der Berechnung bekannt Delay und t nicht exakt bekannt. Delay und t z z + nicht exakt bekannt. Delay-Variationen in WP-Gatterstrukturen

6 6 Überlappung zw. Signal 1/2 Mindestabstand zweier Wellen Meta-/Kontroll- information Zeigt Gültigkeit des 2. Signals an Signal 1 gültig Signal 2 ungültig/ keine Daten Anforderungen an WP-Gatterstrukturen

7 7 Schaltwerke mit WP: Zusätzliche Anforderungen 1 1 2 2 3 Bin gleich fertig 543 Maximalabstand wurde überschritten, z. B. durch akkumulierte Delay-Variationen Das wird eng… Treff ich mich mit 2 oder 3?! Wellen für N Automaten brauchen Raum Maximalabstand und -ausdehnung Zustand darf Startzeitpunkt nicht (mit-)bestimmen ( Maximalabstand kann überschritten werden)

8 8 C Asynchrones Protokoll durch Muller-C Elemente Eingabe- vor Zustandssignalen stabil Zustands- vor Eingabesignalen stabil Architekturen zur Synchronisation von Eingabe- und Zustandswellen

9 9 C Meta-/Kontroll- information der Zustandssignale Meta-/Kontroll- information der Eingabesignale Nachteile: - Hohe Latenz und längerdauernde Überlappung - C Elemente für Speed-independent Modelle gedacht. WP basiert auf Bounded-Wire-and-Delay Modell - Zustandsdatenwellen bestimmen Startzeitpunkte mit Synchronisation: Asynchrones Protokoll durch Muller-C Elemente

10 10 C Asynchrones Protokoll durch Muller-C Elemente Zustands- vor Eingabesignalen stabil Architekturen zur Synchronisation von Eingabe- und Zustandswellen Eingabe- vor Zustandssignalen stabil

11 11 Nachteile: - Zustandsdatenwellen bestimmen Startzeitpunkte Vorteile: + Niedrige Latenz des Synchronisierers Meta-/Kontroll- information der Zustandssignale Startzeitpunkte werden der Umgebung gemeldet Synchronisation: Eingabe- vor Zustandssignalen stabil ZustandEingabeX Z Eingabe wird vor Zustand gültig

12 12 C Asynchrones Protokoll durch Muller-C Elemente Eingabe- vor Zustandssignalen stabil Zustands- vor Eingabesignalen stabil Architekturen zur Synchronisation von Eingabe- und Zustandswellen

13 13 Vorteile: + Bursts untereinander anisochron ( geringere mittl. Latenz) + Niedrige Latenz des Synchronisierers Meta-/Kontroll- information der Eingabesignale Die erste Welle im Burst zeigt den Anfang eines Bursts an Synchronisation: Zustands- vor Eingabesignalen stabil ZustandEingabet t X Z Zustand wird vor Eingabe gültig fest variabel X t Burst Nachteile: - Gruppen (Bursts) von N isochronen Eingabewellen nötig

14 14 Kern: 16bit Brent-Kung Addierer Schaltungstechnik: Self-Resetting CMOS (SRCMOS) Technologie: 0,35µm CSD (AMS) Anwendung: Sequentieller 32bit Multiplizierer 2,5 ns 3,16 ns 150 ps 600 ps 2 T= -5 … 85ºC U= 3,3V keine PV

15 15 Synchrone Wave Pipelines - Die Latenz wird durch den Worst Case bestimmt - explizite Speicherelemente und Taktsignal(e) erforderlich - keine Reduzierung der Leistungsaufnahme wenn Idle Schaltwerke mit Asynchronen Wave Pipelines + Latenz wird im Mittel reduziert + Keine Speicher außer Parasiten / kein Takt nötig, aber - Verteilung des Request-Signals erfordert ähnliche, lokale Behandlung Vergleich mit synchronen Wave Pipelines Zusammenfassung

16 16

17 17 Delay-Variation durch Temperatur -5ºC 85ºC 2,5ns 3,16ns

18 18 Delay-Variation durch Gatterzustand 2ps

19 19 Elliptic Curve Crypto Chip