Technische Informatik I Teil 2 Übung 6: CMOS Schaltungen und logische Funktionen 31.01.2007 , v6 Themen: C-MOS Schaltungsregeln Funktionsanalyse Funktionssynthese Quellen: Zum Teil aus den Unterlagen des Kurse „EECS 42 aus University of California, Berkeley)“, sowie MIT open courseware. Zum Teil aus „Technische Informatik II Skript, Prof. Ernst TU Braunschweig“

} } } de Morgan’s Gesetz Boole‘sche Algebra und nützliche Theoreme 1) 2) 3) 4) 6) 7) 8) 9) } Kommutativ } Assoziativ Beweis durch Wahrheitstabelle Distributiv } de Morgan’s Gesetz

Allgemeines Funktionsprinzip eines statischen CMOS - Gatters UB Konstruktionsregel: Die zu realisierende Funktion sei A = f (E1, ..., En) Funktion des p-Blocks (p-Transistoren invertiert gestreut) fp = f ( E1, ..., En) Funktion des n-Blocks fn = f (E1, ..., En) Dabei: UND  Reihen-Schaltung ODER  Parallel-Schaltung p-Block ... E1 E2 ... A En n-Block ... Prinzip der statischen CMOS - Logik 1) Zu jedem Zustand ist entweder der n- oder der p-Block gesperrt 2) Es besteht immer eine leitende Verbindung von A zu einem festen Potential (0 oder UB)

Transistor Schaltfunktion in n- oder p-Block UND Schaltung ODER Schaltung A · B · C · … A + B + C + … A . . A C B B C .

Aufgabe: Binären Voll-Addierer Ein Voll Addierer FA addiert zwei Bits A und B mit einem Eingangsübertrag (Ci) aus einem anderen Addierer. Daraus ergibt sich die Summe S und der neue Übertrag Co am Ausgang. Lösung: Eingänge Ausgänge A B C i S o 1 FA A B S Co Ci

Binären Voll-Addierer Lösung:

Logische Implementierung eines Binären Voll-Addierer Lösung: Logische Implementierung eines Binären Voll-Addierer Ci A B S Co BCi ACi AB

Aufgabe: CMOS-Schaltung Bestimmen Sie für die abgebildete Schaltung die Werte der Ausgangsfunktion F. A B T1 T2 T3 T4 T5 T6 T7 T8 T9 F 1

Lösung n- Kanal p- Kanal Ua Ue = 0 sperrt leitet 1(Us) Ue = 1 Inverter in CMOS-Technik

Lösung s= sperrt l= leitet A B T1 T2 T3 T4 T5 T6 T7 T8 T9 F s l 1 A A‘ s l 1

Aufgabe: CMOS-Gatter Lösung Implementieren Sie die Boolsche Funktion in CMOS-Technik. Lösung A B C D 1

Lösung Fp=(A+B) . (C+D) (A+B) (C+D) F F (AB) (CD) Fn=AB + CD

Aufgabe: CMOS-Schaltung Das Bild zeigt eine dreistufige Gatterlogik mit den Eingängen A,B,C,D und dem Ausgang F. F= (A+B) C + D A+B C (A+B) D Ausgangsfunktion Bild Logikschaltung Erstellen Sie die vollständige Funktionstabelle in positiver Logik. Geben Sie dabei auch die jeweiligen Zustände der Zwischenstufen Fa, Fb und Fc an. Zeichnen Sie die Schaltung in CMOS-Technik auf Transistorbasis genau nach der vermaschten Anordnung im Bild. Zeichnen Sie dabei auch den doppelt vorhandenen Gattertypen in beiden Fällen vollständig. Konstruieren Sie ein funktionsgleiches einstufiges CMOS-Gatter. Geben Sie dabei die Formeln für die aus der Vorlesung bekannten p- und n-Blöcke an. Zeichnen Sie die Schaltung vollständig. Realisieren Sie folgende Logikfunktionen in CMOS-Technik:

Lösung: CMOS-Schaltung a) B C D Fa Fb Fc F 1 Ausgangsfunktion kann aber auch durch Sukzessive Auflösung das gleiche ergeben: F= (A+B) C + D F= (A+B) C . D F= (A ∙ B) ∙ C ∙ D F= A ∙ B ∙ C ∙ D

Implementierung als genauer Abbild des Logischen Gatters

c). Konstruieren Sie ein funktionsgleiches einstufiges CMOS-Gatter c) Konstruieren Sie ein funktionsgleiches einstufiges CMOS-Gatter. Geben Sie dabei die Formeln für die aus der Vorlesung bekannten p- und n-Blöcke an. Zeichnen Sie die Schaltung vollständig. Eine NOR Funktion

Realisieren Sie folgende Logikfunktionen in CMOS-Technik: Gefordert ist die Funktion . Funktion für den p-Block: Funktion für den n-Block: Für C ist ein Inverter nötig.

Optionale Betrachtungen

CMOS Inverter: Modelle und Arbeitspunkte Schaltung Schalter Modelle für beide Zustände UDD UE UA S D G UDD UDD Rp UA UA UAL = 0 V UAH = UDD Rn Niedriger statischer Leistungsverbrauch, da sich die Schaltung statisch immer im ausgeschalteten Zustand befindet UE = UDD UE = 0 V

Kennlinien der N-MOSFET und P-MOSFET

CMOS Inverter Arbeitspunkt Analyse UGSp=UE-VDD UGSp = UE - UDD S G UA = UDD + UDSp UDSp=UA -UDD IDn=-IDp D UE UE = UDD UA UE = 0 V D UDD Steigende UE G UDSp IDn=-IDp S Steigende UE UA =UDSn UDD UDSp = 0 UDSp = - UDD

CMOS Inverter Arbeitspunkt Analyse für UE = 0 UGSp=UE-VDD UE = 0  UTn S G UA = UDD + UDSp UDSp=UA -UDD D IDn=-IDp UE UA D UDD G PMOS UGSp = - UDD UDSp IDn=-IDp S Arbeitspunkt NMOS UGSn = 0  UTn UA=UDSn UDD

CMOS Inverter Arbeitspunkt Analyse für UE = UDD/2 UGSp=UE-VDD UDD/2 > UE > UTn S G UDSp=UA -UDD IDn=-IDp D UE UA D UDD G UDSp IDn=-IDp UA = UDD + UDSp S Arbeitspunkt UA=UDSn UDD

CMOS Inverter Arbeitspunkt Analyse für UE > UDD/2 UGSp=UE-VDD UDD – |UTp| > UE > UDD/2 S G UDSp=UA -UDD IDn=-IDp D UE UA D UDD G UDSp IDn=-IDp S UOUT=UDSn UDD

CMOS Inverter Arbeitspunkt Analyse für UE = UDD UGSp=UE-VDD UE > UDD – |UTp| S G UDSp=UA -UDD IDn=-IDp D UE UA D UDD UGSn = UDD NMOS G UDSp IDn=-IDp S Arbeitspunkt UGSp = 0 PMOS UOUT=UDSn UDD