Proseminar „Statische CMOS -Schaltungen“

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1 Proseminar „Statische CMOS -Schaltungen“
Thema: CMOS-NAND-Gatter Gehalten von: Yue Junshan Prof. Dr. Zehendner SS 2005 – FSU Jena Guten tag machen wir heute einen Vortrag üder dem Thema CMOS-NAND-Gatter FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

2 Inhaltsverzeichnis 1. Einführung 2. Komplexe Logik- Funktionen
3. CMOS NAND Gatter 3.1 Der allgemeine Aufbau 3.2 DC Charakteristik 3.3 Transiente Eigenschaften 3.3.1 Output Ladungszeit 3.3.2 Output Entladungsverzögerung 4. COMS Gatter Design 5. N- Input NAND 6. Literatur Das ist eine Gliederung von Inhalt.erste kapitel ist einführung, zweite kapitel von komplexe logik funktionen ist eines basiselement von logikgattern.dann bauen wir einen CMOS NAND Gatter mit seiner verschiedener charakteristik. In vierte kapitel entwerfen wir den CMOS Gatter. Der letzte kapitel ist den Entwurf von N-input NAND gatter. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

3 1. Einführung Erst im Jahre 1958 erkennt D.C. Mueller
2 1. Einführung Erst im Jahre 1958 erkennt D.C. Mueller von dem Bell Laboratories in seinem Artikel Transistors, dass der Transistor aufgrund seiner Zuverlässigkeit, seiner geringen Abmessungen, seines geringen Energieverbrauchs, sowie aufgrund seiner Charakteristik, die ihn als ideale Realisierung eines Schalters auszeichnet, besonders als Grundbauelement für Computer geeignet ist. Diese Graphik zeigt uns den erste intergrierten Schaltkreis .im 1958 wird er von Müller erkennt.Seine Eigenschaften zeichnet ihn als ideale Realisierung eines Schalters aus. Besonders als Grundbauelement für computer geeignet ist. Der erste integrierte Schaltkreis von 1958 FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

4 2. Komplexe Logik-Funktionen
3 2. Komplexe Logik-Funktionen Ein Aspekt von CMOS Gatter Erstellung vom Schaltkreis zur Implementierung der Funktionen. Die Beziehung zwischen logischen Funktionen und dem entsprechenden Schaltkreis ist sehr enger geworden. Ein Statische Logik Gatter ist ein Schaltkreis zur Realisierung der logischer Verknüpfungen . Statisches CMOS Gatter sind relativ einfach zu entwerfen und verwenden. Ein Aspekt von CMOS Gatter ist bei der Erstellung vom Schaltkreis gekommen, um Funktionen auf Verwendung von Basisfunktionen zu implementieren. Diese Technologie unterscheidet sich deutlich beim Entwurf digitaler CMOS von der klassischen Technologie. Seitdem ist die Beziehung zwischen logischen Funktionen und dem entsprechenden Schaltkreis sehr enger geworden. Ein Statische Logik Gatter ist ein solcher Schaltkreis, der gute Ausgabe bringt, wenn die Eingabe stabil ist und keine Umschaltungszeit benötigt. Statisches CMOS Gatter sind relativ einfach zu entwerfen und verwenden. Im Folgenden betrachten wir zunächst die grundlegenden logischen (Bool'schen) Verknüpfungen und lernen dann in einem weiteren Abschnitt ihre Realisierung mit elektronischen Mitteln kennen . FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

5 Beispiel einer Komplexe Logik-Funktionen
4 Beispiel einer Komplexe Logik-Funktionen Betrachtung einer 3-stelliger Funktion Primitive Operation +, , , wie or,and,not Umkehrung der Anordnung von der Logischer Operationen Benutzung von De Morgan AOI (and-or-invert) Gleichung OAI (or-and-invert) Gleichung CMOS Gatter liefert Funktionen, die auf Verwendung von primitiven Operationen wie NOT, AND order OR. Betrachten wir eine 3- stellige Funktion mit der Eingabe a, b und c. Wir können eine Funktion konstruieren. Diese Funktion ist ein Beispiel für AOI (and- or- invert) Gleichung, sie kann sich in der Kategorie von komplexen Funktionen befindet. Wenn wir die Anordnung der logischen Operationen umkehren und das De Morgan Regel benutzen , erhalten wir einen Ausdruck für OAI- Funktion. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

6 Komplexe Logik- Gatter
5 Komplexe Logik- Gatter Komplexe logik-Gatter basieren auf CMOS Inverter Die n-FET und p-FET als Zugangstransistoren Der Eingangstrom Vin des Verhaltens der beiden Transistoren stimmt. In der Schaltungstechnischen Realisierung werden meist die Spannungen zugeordnet: ZB.die Spannung +5v = „1“ die Spannung 0v = „0“ Wir wissen schon, dass die n- FET und p- FET als Zugangstransistoren gesetzt werden. Mit der Betrachtung des Schaltkreises in der Abbildung 2.1 ist es klar, dass der Eingangstrom Vin des Verhaltens der beiden Transistoren stimmt. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

7 Basiselemente von Logikgattern
6 Basiselemente von Logikgattern Wenn Vin = 0v ist, ist p- FET geschaltet, dann ist Vout=VDD. Der Ausgang verbindet mit VDD Wenn Vin = VDD, ist n- FET geschaltet, dh Vout=0V. Der Ausgang verbindet mit der Erde Abbildung 2.1 Operation des CMOS Inverter Schaltwerks Die Abbildung 2.1 zeichnet uns ein basiselemente von logikgattern. Für Inverter existiert nur ein Leitungspfad in einer Zeiteinheit, während der Ausgang gleichzeitig mit VDD und Erde verbunden ist. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

8 Abbildung 2.2: Allgemeine Struktur eines CMOS komplexe Logik Gatters
7 Konstruierung eines komplexes logik-Gatters Für jede Eingabe wird ein komplementäres Paar benötigt. Umtauschen eines einfachen n- FETs durch einen Array von n- FETs, die mit der Erde verbunden sind. Umtauschen eines einfachen p- FETs durch einen Array von p- FETs, die mit VDD verbunden sind. Entwerfen des n-FETs bzw. p-FETs Schaltwerks,so dass nur ein Schaltwerk für das Input aktiviert ist. Um einen Komplex- Logik- Gatter zu konstruieren, lassen wir eine Menge von n- FETs bzw. p - FETs statt einem einfachen n- FET bzw. p- FET umtauschen, wir müssen aufpassen, dass die p - FETs und die n- FETs zueinander komplementär sind. Das bedeutet, dass wenn wir das Array von n- FETs ausschalten, bleiben die p- FETs offen. Die Struktur eines Komplex- Logik- Gatters kann in folgenden Schritten konstruiert werden. Abbildung 2.2: Allgemeine Struktur eines CMOS komplexe Logik Gatters FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

9 Abbildung 2.3: NAND2 Symbol und Wahrheitstabelle
8 3. CMOS-NAND-Gatter 3.1 Der allgemeine Aufbau Abbildung 2.3: NAND2 Symbol und Wahrheitstabelle Die Abbildung 2.3 zeigt uns das Schaltsymbol und die Wahrheitstabelle für boolesche Variablen A und B eines NAND2- Gatters. Die allgemeine Operation verwendet folgende Umschaltungslogik Ein CMOS NAND Gatter besteht aus zwei NAND Gatter . Die NAND2 Operation ist beschrieben durch die Logik- Funktion f. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

10 Allgemeine Operation mit Logik- Switch
9 Allgemeine Operation mit Logik- Switch (a)Logik 1 Output (b) Logik 0 Output Konstruieren wir eine CMOS- Schaltung, die diese einfache Funktion liefert, brauchen wir zwei komplementäre Paare. Das Paar steht für die Inputs A und B , und erzeugt ein n- FET Array und ein p- FET Array abhängig von dem Ausgang. Das Output ist genau dann gleich null, wenn die beiden Inputs den logischen Wert 1 besitzen. Mit anderem Wort bedeutet das, dass die Ausgangsspannung Vout = 0v ist, wenn und genau dann wenn die Eingangsspannung Vin, A = VDD = Vin, B ist Konstruieren wir eine CMOS- Schaltung, die diese einfache Funktion liefert, brauchen wir zwei komplementäre Paare. Das Output ist genau dann gleich null, wenn die beiden Inputs den logischen Wert 1 besitzen. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

11 Abbildung 2.5: CMOS NAND2 Logik Gatter und seine Werttabelle
10 Der allgemeine Aufbau Durch das Ergebnis zurückführung der logischer obiger Schaltung Vin, A = Vin, B = VDD die n- FET Transistoren aktiv , der beiden p- FET Transistoren in Ruhezustand, Vout mit der Erde verbunden Vin, A = 0V oder Vin, B = 0V , keinen Pfad zur Erde, Vout = VDD Die logische Operation obiger Schaltung kann durch das Ergebnis zurückgeführt werden. Betrachten wir die Reihenschaltung von n- FETs MnA und MnB. Wenn Vin, A und Vin, B gleich VDD sind, dann sind die n- FET Transistoren aktiv während der beiden p- FET Transistoren in Ruhezustand, folglich ist Vout mit der Erde verbunden, also Vout = 0v. Wenn Vin, A oder Vin, B gleich 0v ist, dann gibt es keinen Pfad zur Erde, sondern Vout = VDD. Abbildung 2.5: CMOS NAND2 Logik Gatter und seine Werttabelle FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

12 Logische Operation von NAND2 Gattern
11 Logische Operation von NAND2 Gattern Abbildung 2.6: Logische Operation von NAND2 Gattern Vereinfachen wir die logische Schaltung zur logischen Operation, indem wir ordnen VDD mit dem logischen „1“ und die Erde mit dem „0“. Vereinfachen wir weiter die beiden Eingänge mit A und B. Das Ergebnis findet man in der Abbildung 2.6. Vereinfachen wir die logische Schaltung zur logischen Operation, indem wir ordnen VDD mit dem logischen „1“ und die Erde mit dem „0“. Der Output ist eine logische Funktion „OR“ zwischen den p- FETs und den n- FETs . FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

13 Abbildung 2.7: VTC von NAND2 Gatter
12 3.2 DC und Transiente Charakteristik Es gibt drei Kombinationen von Input,so dass das Resultat des Stromes in die Output von einem hochen Zustand bis einem niedrigen Zustand verändern kann. Die drei Möglichkeiten sind: Vin,A=Vin,B gleichzeitig umstiegen von 0V bis VDD. Vin,A=VDD,wenn Vin,B von 0V bis VDD umsteigt. Vin,B=VDD,wenn Vin,A von 0V bis VDD umsteigt. Die Eigenschaft eines DC (direct current, Gleichstrom) Transfer hängt von der Kombination der Eingabe ab Abbildung 2.7: VTC von NAND2 Gatter FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

14 Abbildung 2.8: Strom in der NAND2 Schaltung
13 DC Charakteristik Der interne Knoten X zwischen den Reihen verbundeten n-FETs führt zu einem Unterschied der obigen sprechenden drei Möglichkeiten. Das Ergbnis findet man in der Abbildung 2.8 . Wenn der Inputstrom Vin,A und Vin,B gleichzeitig mit der Erde verbindet, dann ist VGSA= Vin,A VDSB ; VGSB = Vin,B Auf diese Weise der Schwellespannung der Transistoren gilt: V TnA =V T0n+γ(√2|фF|+VDSB √2|фF| ) VTnB = V T0n d.h die Anschaltungsfähigkeit von MnA ist schweriger als MnB. Die Beobachtung der Plazierung von beiden komplementären nMOS-pMOS zeigt den Charakter der drei Schalter-Kombinationen des Inputs deutlich. Zur Errichtung der Leitung durch die Kette muss VGS > VTn. Abbildung 2.8: Strom in der NAND2 Schaltung FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

15 14 Berechnung von VI Um der Gatterspannung VI zu berechnen,wenden wir den gleichen Stromwert IDn=IDnA=IDnB an, der durch die Kette von nFET fliesst. Dann kann die Formel von VI bekommen : Der Wert von VI bestimmt durch das Verhältnis von (ßn ∕ ßp) .In Kapitel 3 haben wir schon die Gleichung von VM gewissen: FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

16 Abbildung 2.9: NAND2 VTC der Anzeige mit verschiedener Möglichkeiten
15 Der Unterschied zwischen VI und VM Vergleichen wir die beiden Gleichung,wird nur die Differenz ,die der Faktor (1/2) vor der quadratischen Wurzel ist, deutlich gesehen.Wenn wir den gleichen Wert für (ßn/ßp) in beide obiger Gleichungen benutzen,dann ist der Wert von der Gleichung VI grösser als VM .Dies kann zu einer Vergrösserung des Widerstandes,der zwischen dem Output und der Erde ist,in dem Reihe-bindeten nFETs führen. Durch die Abbildung 2.9 können wir den gleichen Schaltkreis für die Fälle (iii) und (ii) benutzen. Das meiste wichtige Resultat des Schaltzustandes von einzigen Inputes ist die Verschiebung der beide Eingaben zu diesem (simultaneous switching) Zustand, d.h Vin,A=Vin,B gleichzeitig steigen von 0V bis VDD um.Weil die Anschaltfähigkeit von MnB leichter als von MnA ist, dann führt zu einer Differenz zwischen der angewandeten Spannung und VGSA . Abbildung 2.9: NAND2 VTC der Anzeige mit verschiedener Möglichkeiten FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

17 3.3 Transiente Eigenschaften
16 3.3 Transiente Eigenschaften Mit der Betrachtung des Schaltkreises in der Abbildung 3.0 ist es klar, dass man die voraussichtliche Schaltzeit durch die Kapazität ausrechnen kann. Cn+ ist die Gesamtsumme von Kapazitäten im drain-source Region, die zwischen die reihe-bindete nFETs ist. CFET = CGDnA + CGDpA + CGDpB + CDBnA + CDBpA + CDBpB CL= Cline + CFO CX = CGSnA + CGSnB + Cn+ FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

18 3.3.1 Output Ladungszeit tLH = spτp ; τp = R pA C out
17 3.3.1 Output Ladungszeit Wenn die Eingabe entweder A oder B mit 0V anschaltet,wird die Outputkapazität Cout durch den entsprechende pFET-Transistor geladen. In diesem Fall schaltet der einzige pFET-MpA an und die Cout wird durch den MOSFET-Strom IDp geladen.Dann kann man die Ladungszeit durch die folgenden Formeln berechnen tLH = spτp ; τp = R pA C out Im umgekehrten Fall schaltet der pFET-MpB an und die interne Kapazität Cx zwischen den nFETs wird geladen.Wegen der Ablenkung von Ladungsknoten vergrössert sich der Wert von tHL. Der beste Fall für die Ladungszeit ist die gleichzeitige Anschaltung von beiden pFETs,d.h der MOSFET-Strom IDp wird gleichmässig in beiden pFETs verteilt und der pFET-Widerstand RpA wird halbiert (RpA→RpA∕2) . Aber in der Praxis konzentrieren sich wir nur in der langen Zeit-intervalle,die jeder Faktor in der Vorstellung beschränkt wird. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

19 3.3.2 Output Entladungsverzögerung
18 3.3.2 Output Entladungsverzögerung Wenn die beide Eingänge A und B mit logik 1 einführen,dann kommt die Entladungsverzögerung vor.Dann können wir den Elmore-Formel durch die Modifizierung der ineren Kapazität Cx schreiben. τn =( R nA + R nB)C out + R nA CX Vour(t) = V DD e-t∕τn Die Zeit tHL wird durch eine Abnehmung der Spannung von 90% bis 10% definiert,dann haben wir einen vernüftigen Näherungswert: tHL ≈ ln(9)τn ≈ 2.2τn Am Anfang zur Berechnung der Entladungsverzögerung betrachten wir die Outputspannung mit Vout = VDD. d.h. Der Eingang muss sich mindestens eine logik 0 ergeben. Wenn man einen genauen Wert braucht, muss dieser Resultat durch die Simulation von Computer kontrolliert werden.Qualitativ,wir können sehen,dass die Outputkapazität Cout durch die reihe-bindeten nFETs entladen muss,d.h. der Wert von tHL vergrößt wird. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

20 19 4. COMS Gatter Design Die Logik- Funktion ist eine Konsequenz von Schalterstruktur. Aber durch die Verwendung von MOSFET verändert die logische Operation nicht. Die DC kritische Spannungen beeinflusst die Größe der Schaltung wie zum Beispiel die Umschaltungsspannung VI. Einige Schaltungen brauchen, dass DC Umschalter in einem bestimmten Umfang liegen. In diesem Fall soll das Verhalten von (ßn/ßp) (Leitfähigkeit) durch Technologie und gewünschte Transienz bestimmt werden . Wenn die Zeit kritisch ist, dann sollen wir zuerst die Umschaltungszeit betrachten,dann wird die DC Charakteristik später betrachtet. Die Logik- Funktion ist eine Konsequenz von Schalterstruktur. Aber durch die Verwendung von MOSFET verändert die logische Operation nicht. Dafür beeinflusst die Größe der Schaltung die DC kritische Spannungen wie zum Beispiel die Umschaltungsspannung VI, wobei VI = Vin, A = Vin, B = Vout ist, und die Berechnung von Transienz. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

21 Schaltvorgang tLH von p-FETs
20 Schaltvorgang tLH von p-FETs Die Zeit im Schaltvorgang tLH kann durch das Verhalten von (W/L)pA und (W/L)pB kontrolliert werden. Seitdem MpA und MpB parallel geschaltet sind, dh. worst-case Situation,wenn nur ein Transistor von beiden leitend ist. Wir können die beiden p- FETs mit gleichen (W/L)p konstruieren, so dass mindestens ein Transistor die Zeitspezifikation in dem Anstieg- Schaltvorgang erfüllen kann. Zusammen mit der konstanten Ladungszeit haben wir folgende Gleichung: Cout : Output Kapazität tp : Rp×Cou VT : Threshold- Spannung Die Zeit im Schaltvorgang tLH kann durch das Verhalten von (W/L)pA und (W/L)pBkontrolliert werden. Seitdem MpA und MpB parallel geschaltet sind, die worst-case Situation passiert, wenn nur ein Transistor von beiden leitend ist. Aus diesem Grund können wir die beiden p- FETs mit gleichen (W/L)p konstruieren, so dass mindestens ein Transistor die Zeitspezifikation in dem Anstieg- Schaltvorgang erfüllen kann. Zusammen mit der konstanten Ladungszeit haben wir folgende Gleichung: FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

22 tn = Rn×(2Cout + Cx) Schaltvorgang tLH von n-FETs
21 Schaltvorgang tLH von n-FETs Die in Reihen geschaltete n- FETs beschränkt die Entladungszeit. In diesem Fall haben die beiden Transistoren gleichen (W/L)n Wert, der einzige Unterschied ist der Wert von tn . tn = Rn×(2Cout + Cx) Cx ist die interne Knotenkapazität. Folgende Gleichung stellt das Verhalten von (W/L)n und Cout bzw. Cx dar . Die in Reihen geschaltete n- FETs beschränkt die Entladungszeit. In diesem Fall haben die beiden Transistoren gleichen (W/L)n Wert, der einzige Unterschied ist der Wert von tn, wobei Cx die interne Knotenkapazität ist. Folgende Gleichung stellt das Verhalten von (W/L)n und Cout bzw. Cx dar FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

23 22 Prozess von Design Der komplizierte Faktor in der obigen Gleichung ist das Cout, deren Wert von der Auswahl von W/L für jeden Transistor, die mit dem Ausgang verbunden sind, abhängig. In dem Fall mit dem CMOS Inverter beginnt die Entwurfphase zuerst durch die Abschätzung der Kapazität und Entwurf eines Schaltkreises anhand dieser Abschätzung. wobei wird häufig Computer- Simulation durchgeführt, um das spezifische Verhalten vom Außen zu überprüfen. Eine andere Möglichkeit besteht darin, dass man einen vernünftigen Wert für die Schaltungsgröße auswählt und simuliert diese Schaltung Dann verwendet die obige Gleichungen, um das Verhalten der Transistoren die Anforderung anzupassen. Der komplizierte Faktor in der obigen Gleichung ist das Cout, deren Wert von der Auswahl von W/L für jeden Transistor, die mit dem Ausgang verbunden sind, abhängig. In dem Fall mit dem COMS Inverter beginnt die Entwurfphase zuerst durch die Einschätzung der Kapazität und Entwurf eines Schaltkreises anhand dieser Abschätzung, wobei wird häufig Computer- Simulation durchgeführt, um das spezifische Verhalten vom Außen zu überprüfen. Eine andere Möglichkeit besteht darin, dass man einen vernünftigen Wert für die Schaltungsgröße auswählt und simuliert diese Schaltung und dann verwendet die obige Gleichungen, um das Verhalten der Transistoren die Anforderung anzupassen. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

24 23 5. N- Input NAND Die NAND2 Struktur kann zu eine N- Input NAND Gatter mit N-komplementären Paaren erweitert werden ,wobei sind die n- FETs in Reihen und p- FETs parallel geschaltet werden. folgende Gleichung für die Umschaltungsspannung VI: FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

25 Konstruktion von N- Input NAND
24 Konstruktion von N- Input NAND Das Multiple- Input NAND Gatter sind einfach als Schaltung zu entwerfen und implementieren. Aber die Outputkapazität Cout vergrößert sich mit steigenden N . Das worst- case Problem ist die Entladungszeit, die durch das Entladen von seriell geschalteter n- FETs- Transistoren beschränkt ist. Daher ist die Anzahl von Inputs maximal auf 4 in realem Entwurf begrenz. Beispiel von NAND 4 FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER

26 6. Literatur John P. Uyemura, „CMOS Logic Circuit Design“, Lower 1999.
25 6. Literatur John P. Uyemura, „CMOS Logic Circuit Design“, Lower 1999. Herstellungsschritte (Masken) für einen CMOS-Inverter: Digitale Schaltungstechnik Aussagenlogik und Gatter P. Fischer, TI, Uni Mannheim. FSU-Jena SS Proseminar Yue,Junshan CMOS-NAND-GATTER