Technische Informatik I

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1 Technische Informatik I
Teil 2 Vorlesung 6: CMOS Logische Schaltungen und Funktionen , v4 Themen: CMOS Schaltungsregeln Funktionsanalyse Funktionssynthese Quellen: Zum Teil aus den Unterlagen des Kurses „EECS 42 aus University of California, Berkeley)“, sowie MIT open courseware. Zum Teil aus „Technische Informatik II Skript, Prof. Ernst TU Braunschweig“

2 Zusammenfassung: wichtige Logische Funktionen
“AND” “OR” “INVERT” oder “NOT” “not AND” = NAND “not OR” = NOR exclusive OR = XOR (oder: A not A)

3 Logische Gatter A A AND NAND C=A·B C = B B A A C = NOR C=A+B OR B B A
Einige logische Funktionen sind von besonderem Interesse. Deshalb wurde für jede dieser Funktionen ein eigenes Symbol vorgesehen. Diese Symbole sind: AND, OR, NOT, NAND, NOR, und Exclusiv Oder XOR. A A AND C=A·B NAND C = B B A A C = NOR OR C=A+B B B A XOR A NOT B Exklusiv Oder

4 De Morgan Theorem De Morgan Theorem: (A + B + C + ..) = A ٠ B ٠ C ٠ …
NOR oder NAND Schaltungen können nach dem De Morgan Theorem wie folgt ausgetauscht werden: (A ٠ B ٠ C . ..) = A + B + C + … Basierend auf De Morgans Theorem: (A ٠ B) = A + B ==> NOT NOR AND NOT (A ٠ B) = ( A + B ) NAND NOR mit invertierten Eingänge Basierend auf De Morgans Theorem: (A + B) = A ٠ B ==> NOT NAND OR (A + B) = ( A ٠ B ) NOT NOR NAND mit invertierten Eingänge

5 } de Morgan’sches Gesetz
Boole‘sche Algebra und nützliche Theoreme 1) 2) 3) 4) 6) 7) 8) 9) } Kommutativ } Assoziativ Beweis durch Wahrheitstabelle Distributiv } de Morgan’sches Gesetz

6 Logische Schaltungsanalyse
Beispiel: Ermitteln Sie die Funktionen F1 und F2 aus der folgenden Schaltung: (A · C) A NOT AND NOR F1 = (A · C) + (B · A) C (B · A) NOT NAND OR F2 = B (B · A) + NOT (A · C) (B · A)

7 Logische Synthese und kanonische Formen
Wie bekommt man die Logische Funktion aus der Wahrheitstabelle? Wird anhand des folgenden Beispiels der Wahrheitstabelle erklärt: Beispiel Wahrheitstabelle: Es gibt Zwei Typen der Kanonischen Formen: Sum of Products (SOP): SUMME der UND Terme (ODER Funktion für alle Eingangskombina- tionen die eine 1 am Ausgang ergeben). Product of Sums (POS): PRODUKT der ODER Terme (UND Funktion für alle Eingangskombina- tionen die eine 0 am Ausgang ergeben). Nr. Eingänge Ausgang x y z f 1 2 3 4 5 6 7 Im folgenden wird die Boole‘sche Funktion für die o.a. Wahrheitstabelle durch Kombination der Eingangskombinationen für Ausgang=1 und dann für Ausgang=0 erzeugt.

8 Lösung als: SUM OF PRODUCTS (SOP)
Kombinieren Sie alle Zeilen mit 1 am Ausgang; f=1 daraus folgt: Nr. Eingänge Ausgang x y z f 1 2 3 4 5 6 7 Dieser Ausdruck f wird die Kanonischer Normalform (Normal) SOP genannt. Minterm: Ist ein Produktterm (UND) der alle n Eingangs-Variablen in negierter oder nicht negierter Form enthält. f beschreibt komplett die Wahrheitstabelle. f kann auch wie folgt kurz beschrieben werden: Da f=1 in den Zeilen 0, 2, 3, 6 & 7 in der Wahrheitstabelle.

9 Lösung als: PRODUCT of SUM s (POS)
Alle Tabellenzeilen mit Ausgang f=0 werden kombiniert, dann werden beide Seiten invertiert. Durch Anwendung des De Morgan Theorems ergibt sich f : Da f=0 in den Zeilen 1, 4 & 5 in der Wahrheitstabelle. Maxterm: ist ein Summen (ODER)-Term der alle n Eingangsvariablen in negierter oder nicht negierter Form enthält. f = x y z + x y z + x y z f = x y z + x y z + x y z f = ( x + y + z ).( x + y + z ).( x + y + z ) oder ( ) f = Õ 1 , 4 , 5

10 Gatter-Implementierung der Funktion f in der Kanonischen (SOP) Form
x y z f Übung: bilden Sie das gleiche f in der POS Form

11 Funktionsbeispiel Halb-Addierer
Zwei Zahlen A und B, je 1 Bit werden Addiert um die Summe S und der Übertrag C zu bekommen: Eingang Ausgang A B S C 1 S A B = + HA A B S C C = A B S A B C

12 Rechner-Hardwareschaltungen und MOSFET Technologie
Moderne Datenverarbeitungsanlagen verwenden überwiegend MOSFET Technologie. Aus logischen Gattern wie NAND und NOR werden alle Rechen- und Steuerungsfunktionen implementiert, dicht gepackt in integrierte Schaltungen mit Millionen von MOSFET Transistoren. Alle logischen Gatterfunktionen werden durch reine P-MOS und N-MOS Transistoren ohne Widerstände realisiert. Alternative US Bezeichnungen Die komplementäre MOSFET Technologie genannt CMOS Technologie ist Heute die dominierende Technologie. Im folgenden wird die Synthese und Implementierungs-Technik der CMOS Gatterfunktionen erklärt. S G  P-MOS D D G  N-MOS S

13 Komplementäre MOSFET (CMOS- ) Logik Inverter Transistor-Schaltung in CMOS-Technik
DD U DD S G P-MOSFET S PMOS D D UE UA UE UA D D N-MOSFET NMOS G S S Vereinfachte Darstellung (US Literatur) CMOS-Schaltungen werden aus selbstsperrenden p-Kanal und n-Kanal MOSFETs aufgebaut. oxide P-Si n-Wanne p n G D S

14 Beispiel eines CMOS INVERTER LAYOUT
P-MOS N-MOS

15 Pull-Down und Pull-Up Transistoren
In CMOS Logik-Gattern werden N-MOSFETs zur Verbindung des Ausgangs zur Masse verwendet. Wobei die P-MOSFETs zur Verbindung des Ausgangs zu UDD genutzt werden. N-MOSFET arbeitet als „ pull-down“ Einheit bei (Gatespannung = UDD) P-MOSFET arbeitet als „pull-up“ Einheit bei (Gatespannung = 0) UDD { E1 E2 EN Pull-up Netzwerk … Nur P-MOSFETs Eingangssignale F(E1, E2, …, EN) E1 E2 EN Pull-down Netzwerk Nur N-MOSFETs …

16 Allgemeines Funktionsentwurfsprinzip eines statischen C-MOS - Gatters
UB Konstruktionsregel: Die zu realisierende Funktion sei A = f (E1, ..., En) Funktion des p-Blocks (p-Transistoren invertiert gestreut) fp = f ( E1, ..., En) Funktion des n-Blocks fn = f (E1, ..., En) Dabei: UND  Reihen-Schaltung ODER  Parallel-Schaltung p-Block ... E1 E2 A ... En n-Block ... Prinzip der statischen CMOS - Logik 1) Zu jedem Zustand ist entweder der n- oder der p-Block gesperrt 2) Es besteht immer eine leitende Verbindung von A zu einem festen Potential (0 oder UB)

17 Beweis für die Regel der Allgemeine Funktionssynthese eines statischen C-MOS - Gatters
Entwurfsprinzip des Funktion fp: Um eine 1 am Ausgang zu bekommen soll der p-Block Schalter leiten (damit UB zum Ausgang geschaltet wird). Also die Funktion fp=A soll auf die p-Transistorschalter in positiver Logik übertragen. Da aber ein p-Transistor am Gate die Spannung UB - UEi erhält, entspricht UB - UEi vom Pegel her den Logischen Wert Ei. Das heißt alle Eingänge kommen zur p-Block automatisch invertiert. Daher sollen alle Eingänge vorher negiert werden, um die gewünschte Funktion A zu implementieren (s. Links). Alternativ können wir aber alle Variablen des Funktion A invertieren. Also das p-Block soll die Funktion A entsprechen mit allen Eingänge {Ei} einzeln invertiert. Also fp = f ( E1, ..., En) UB A = f (E1, ..., En) fp = f ( E1, ..., En) p-Block fp fp ... E1 E2 A ... En n-Block fn fn ... Entwurfsprinzip des Funktion fn : Um eine 1 am Ausgang zu bekommen soll der p-Block Schalter sperren. Also das Resultat der Funktion A soll invertiert werden. Daher soll der n-Block die inverse Funktion für sein Schalter implementieren d.h. fn=A, also: fn = f (E1, ..., En) fn = f (E1, ..., En)

18 Transistor Schaltfunktion in n- oder p-Block
UND Schaltung ODER Schaltung A · B · C · … A + B + C + … A . . A C B B C .

19 CMOS NAND Gatter F UDD F = A· B Fp = A · B = A + B Fn = A · B = A · B
1 A B UDD Fp = A + B Regelanwendung F = A· B Fp = A · B = A + B Fn = A · B = A · B F Fn = A · B

20 CMOS NOR Gatter UDD A Fp = A · B B F = A + B Fp = A + B = A · B F
1 A Fp = A · B Regelanwendung B F = A + B Fp = A + B = A · B Fn = A + B = A + B F B A Fn = A + B

21 CMOS Schaltungsbeispiel
Folgende Funktion ist zu implementieren:

22 CMOS Implementierung UDD PMOS ist pull-up PMOS Funktion
NMOS und PMOS benutzen die gleiche Menge der Eingangssignale A B C UDD UA B + C A PMOS ist pull-up PMOS Funktion Fp= A · ( B + C ) PMOS ist leitend wenn Eingang Low ist. NMOS leitet wenn Eingang high ist. NMOS Funktion Fn= A + (B · C) NMOS ist pull-down B · C A

23 CMOS Äquivalenter Schalt-Widerstand Äquivalente Widerstandsnetwerk
B C UDD UA RU RD A B C UDD UA Schalter schließen wenn Eingang Low ist Schalter schließen wenn Eingang High ist

24 CMOS Logik : Eingangsbeispiel 1
UDD UA A = 0 B = 0 C = 0 Alle PMOS sind leitend Ausgang ist High RC RA UA RB UDD Äquivalente Schaltung = UDD Alle NMOS sind nicht leitend Logik ist komplementär und ergibt UA=1

25 CMOS Logik : Eingangsbeispiel 2
VDD UA A = 0 B = 1 C = 1 PMOS A leitend; B und C sperrend RB RC UA Äquivalente Schaltung Ausgang ist Low = 0 NMOS B und C leitend; A sperrt Logik ist komplementär und ergibt UA = 0