MIKROELEKTRONIK, VIEEAB00

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1 MIKROELEKTRONIK, VIEEAB00
MOS Inverter

2 Untersuchte Abstraktionsebene
SYSTEM + BLOCK (MODULE) GATTER (GATE) Vout Vin SCHALTKREIS (CIRCUIT) BAUSTEIN (DEVICE) n+ S D G A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

3 Arbeitsweise der MOSFETs
Das einfachste (logische) Modell der Funktion: Nicht leitet (off) / leitet (on) Gate Source (of carriers) Drain | VGS | | VGS | < | VT | | VGS | > | VT | Open (off) (Gate = ‘0’) Closed (on) (Gate = ‘1’) Ron Anreicherungstyp offen leitet A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

4 Ein Inverter wird gebaut – das ist der Start
Ein Resistor, an VDD angeschlossen Die andere Klemme wird durch einen Schalter an die Masse (GND) angeschlossen Der Schalter wird mit Logiksignal angesteuert: 1 (VDD ) – leitet 0 (GND ) – unterbrochen Das Ausgangssignal wird von der gemeinsamer Klemme des Widerstands und des Schalters genommen VDD GND EIN AUS load (Last-widerstand) A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

5 Prinzipielle Inverterschaltungen
Schalter = n-Kanal MOS Transistor: normally OFF device VDD GND EIN AUS Widerstand: ein anderer Transistor, z.B. in Triodenbereich VDD GND EIN AUS VGG VDD GND EIN AUS load drive zusätzliche Versorgung – not OK A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

6 nMOS-Technik – sehr einfach
Einfache Technologie, aber überholt, mit Nachteilen, z.B. statischer Verbrauch bei AUS=0 der logische 0 liegt nicht am sauberen GND-Niveau asymmetrischer Transfer-Charakteristik Verarmungstyp: durch Implantation verschobene VT VDD GND AUS Id ~ W/L In beiden Fällen wurde an Stelle des Widerstands load ein MOS Transistor verwendet, aber ohne aktive Steuerung. Das ist ein Inverter mit passivem load. EIN A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

7 Die CMOS-Technik Der Name: Complementary MOS
Die Idee: auch der load soll aktiv gesteuert werden wenn der nMOS driver (Schalter) Transistor leitet (on), soll der load Transistor gesperrt (off) sein wenn der nMOS driver (Schalter) Transistor gesperrt (off) ist, soll der load Transistor leiten (on) Dazu wird ein normally OFF device gebraucht, das gegenüber dem nMOS Transistor eine umgekehrte Steuerfunktion aufweist. Dafür ist ein Anreicherungs-pMOS Transistor geeignet. A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

8 Der CMOS Inverter VDD GND AUS EIN n p AUS=0 EIN=1 AUS=1 EIN=0
Im stationären Zustand wird immer nur der eine von beiden Transistoren leiten, der andere ist gesperrt. A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

9 Die Charakteristik des CMOS Inverters
2 Versionen, abhängig von der Versorgungsspannung und von der Schwellspannung der Transistoren U EIN V Tn Tp DD Obere Transistor leitet Untere Transistor Obere U EIN V Tn DD Transistor Tp leitet Untere EIN AUS 1. Niedrige VDD: VDD< VTn+ |VTp| Nur einer der Transistoren leitet 2. höhere VDD: VDD> VTn+ |VTp| Beim Umschalten leiten beide Transistoren gleichzeitig A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

10 Die Charakteristik des CMOS Inverters
1. Niedrige Versorgungsspannung: VDD< VTn+ |VTp| die Charakteristik: = AUS VDD U UEIN > VTn wenn unbestimmt, UEIN < VDD - VTP VDD - VTP < UEIN < VTn UEIN VTn VDD unbestimmt VDD-VTp UAUS Der mittlere Teil der transfer Charakteristik ist unbestimmt (logisch HZ) weil dort kein Transistor leitet. Dynamisch entsteht eine Hysterese, wenn der Last rein kapazitiv ist. (Siehe dynamische Gatter!) A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

11 Die Charakteristik des CMOS Inverters
2. Hohe Versorgungsspannung: VDD> VTn+ |VTp| Beim Umschalten ? - “Kurzschluss-Strom" Konstruktion der Charakteristik Kanal EIN AUS A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

12 Grundlagen vom Inverter
Transfer Charakteristik: Ausgangsspannung in Abhängigkeit von der Eingangsspannung Das Ausgangssignal ist das (logische) invertierte des Eingangssignals Der mittlere Teil der transfer Charakteristik ist sehr steil, das ist ein typischer Vorteil des CMOS Inverters. Transfer Charakteristik des idealen und realen Inverters A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

13 Grundlagen vom Inverter
Schaltschwelle Die Grenze für Signalregenerie-rung in Richtung 0 oder 1 bei einer Inverterkette. Schnittpunkt der Gerade Uin=Uout und der Charakteristik Uin Uout Vdd Uk Uin = Uout A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

14 Der CMOS Inverter Bedingungen für symmetrischen Betrieb:
Wenn UEIN =UK (Umschaltschwelle), sind die Ströme der beiden Tran-sistoren gleich: UGSp=VDD-UK UGSn=UK (siehe: Koll.Heft Elektronik) Die Umschaltschwelle UK hängt von dem Verhältnis der Stromkonstanten der Transistoren ab. Wenn VTn=|VTp|, und UK=VDD/2 wird gesucht, dann soll Kn=Kp gewählt werden. weil die Beweglichkeit der Löcher ca x kleiner ist Die Umschaltschwelle kann mit den Verhältnissen W/L eingestellt werden A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

15 Grundlagen vom Inverter
Logische Pegelbereiche Uin Uout Vdd Uk UHm UZ ULM Jene Spannungsbereiche für logisch 0 und 1, innerhalb derer die Schaltung bei gegebenen Störsignalpegel störfrei funktioniert. BEISPIEL: 74HC00, Vdd=3V, ULM=0.9V UHm=2.1V Kritische Spannungen: ULM, das Maximum der logischen 0 UHm, das Minimum der logischen 1 A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

16 Grundlagen vom Inverter
Störsicherheit: Ein stabiler Uout Wert gehört zu einem breiten Uin Bereich Die Charakteristik besteht aus 3 Teilen. Die beiden Randbereiche sind flach, d.h. die Änderun-gen der Eingangsspannung bringen nur eine sehr kleine Änderung am Ausgang L und H Bereiche L H Transfer Charakteristik des idealen und realen Inverters A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

17 Grundlagen vom Inverter
1 U 2 3 Signalregenerierungsfähigkeit sie hängt von der Steilheit des mittleren Teils ab. out U U1 ist ein “falsches" logisches 0. U2 am Ausgang des ersten Gatters liegt schon näher dem Pegel eines akzeptablen logischen 1. U3 am Ausgang des zweiten Gatters ist schon ein “gutes" logisches 0. U2 U2 U1 U3 “1” “0” Uin Transfer Charakteristik des idealen und realen Inverters A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

18 Grundlagen vom Inverter
Signalregenerierungsfähigkeit 1 U 2 3 U3 U2 U1 0.0n 10.0n 20.0n 30.0n 40.0n time [sec] -1.0 -0.0 1.0 2.0 3.0 4.0 5.0 6.0 U [V] UL=0V, UH=5V (SPICE Simulation) Eindeutig: sowohl der Pegel, als auch das Signalform von U3 ist regeneriert worden! A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

19 Grundlagen vom Inverter
Laufzeit (propagation delay) tpd ist nicht einfach zu definieren, zumal können die Werte für die steigenden und fallenden Flanken unterschiedlich sein (z.B. nMOS Inverter) A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

20 Grundlagen vom Inverter
Paarlaufzeit 1 n n+2 Angenommen, das Signal läuft entlang einer langen Inverterkette aus identischen Elementen. Nach genügend vielen Elementen wird die Signalform nur noch von den internen Eigenschaften der Inverter bestimmt. Die Signalform ist nach zwei Invertern identisch, und die Laufzeit ist tpdp tpdp t U Un Un+2 prop.-delay-paar A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

21 Grundlagen vom Inverter
Die Bestimmung der Paarlaufzeit Der RINGOSZILLATOR Eine ungerade Anzahl von Invertern in einer Kette, hat keinen stabilen Zustand, oszilliert. 1 T = ntpdp A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

22 Der CMOS Inverter – dynamische Char.
Berechnung der Schaltzeiten Vovon hängen sie ab? von der Stromtreibungsfähigkeit des Ausgangs von der kapazitiven Last am Ausgang AUS UAUS Wenn die Transistoren genau komplementäre Charakteristiken aufweisen, sind dann auch die Schaltzeiten (Anstieg und Fall) gleich (Kn=Kp und VTn=|VTp|) A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

23 Kapazitäten: Die internen Kapazitäten der Treiberstufen
Eingangskapazitäten der Transistoren der Folgestufen Kapazitäten der Verbindungsleitungen Vout1 Vin M2 M1 M4 M3 Vout2 CG4 CG3 CDB2 CDB1 CGD12 intrinsic MOS transistor capacitances Cw extrinsic MOS transistor (fanout) capacitances wiring (interconnect) capacitance A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

24 Kapazitäten: Die internen Kapazitäten wurden schon betrachtet:
S-G G-D Überlappungskapazitäten die Kapazität des Kanals die Kapazitäten der pn Übergänge Die Leitungskapazitäten hängen von der Geometrie der Leitungen ab (Länge, Weite) ihre Bedeutung wächst als sich die Technologie entwickelt Siehe später! A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

25 Der CMOS Inverter – dynamische Char.
Berechnung der Schaltzeiten gleiche Schaltzeiten, Integration für die extremen Spannungswerte der Kapazität: Wenn dann VLM – minimale Spannung an CL tl kann durch Erhöhung der Versorgungsspannung oder W/L reduziert werden. A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

26 Leistungsverbrauch des CMOS Inverters
Kein statischer Verbrauch, weil kein statischer Strom Der dynamische Verbrauch beim Umschalten besteht aus zwei Teilen: Kurzschluss-Strom: Während eines Teils der Umschaltflanke leiten beide Transistoren, wenn VTn < UEIN < VDD - VTp Ladung-Pumpen: Beim Umschalten zu 1 lädt der p-Transistor die Last CL bis VDD auf, und beim Umschalten zu 0 entlädt der n-Transistor sie bis Null. Ladung wird gepumpt von der Versorgung zum Grund. A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

27 Leistungsverbrauch des CMOS Inverters
Kurzschluss-Strom: Während eines Teils der Umschaltflanke leiten beide Transistoren, wenn VTn < UEIN < VDD - VTp die Ladung ist: , wo tUD die Dauer des Stromimpul-ses, und b eine Formkonstante des Umschaltsignals ist. b P ~ f VDD3 A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

28 Leistungsverbrauch des CMOS Inverters
Ladung-Pumpen: Beim Umschalten zu 1 lädt der p-Transistor die Last CL bis VDD auf, und beim Umschalten zu 0 entlädt der n-Transistor sie bis Null. Pcp=f CLVDD2 Der Leistungsbedarf des Ladung-Pumpens ist proportional der Frequenz und dem Quadrat der Versorgungsspannung. Der Totalverbrauch ist die Summe von beiden (wenn Kurzschlussstrom auch auftritt), er ist proportional der Frequenz und der zweiten, bzw. dritten Potenz der Versorgungsspannung. A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

29 Komponenten des Leistungsverbrauchs der CMOS Schaltkreise
Dynamische Komponenten – bei jeder Umschaltung Kurzschlussstrom, Ladung-Pumpen proportional der Ereignishäufigkeit Taktfrequenz Aktivität des Schaltkreises Weitere Komponenten wegen parasitärer Effekte: Unterschwellströme Leckströme von pn Übergängen – leakage: heute schon erheblich Leckage durch das Dielektrikum des Gates A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET

30 Grundlagen vom Inverter
Power-delay-Produkt – Produkt von Gatterlaufzeit und Verlustleistung (P) Beide Werte deuten auf bessere Qualität, so das Produkt wird als Qualitätsmerkmal des Schaltkreistyps betrachtet. Anschaulich: die minimale Energie, benötigt für einen Bearbeitungsschritt von 1 Bit Information. A MOS inverterek © Poppe András & Székely Vladimír, PG. BME-EET