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Speicherglieder Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 DIN 44300/90 Aufgabe:- Aufnehmen - Speichern - Abgeben von.

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1 Speicherglieder Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 DIN 44300/90 Aufgabe:- Aufnehmen - Speichern - Abgeben von binären Schaltvariablen (0,1).

2 Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Latches (Riegel) Q Q S R S = Set (Setzen) R = Reset (Rücksetzen) Zustandstabelle S R Q Q 0 0 wie vorher (speichern) unzulässig A B NOR Verhalten: Eingang S soll den Speicher setzen (S = 1 Ausgang Q = 1) Eingang R soll den Speicher rücksetzen (R = 1 Ausgang Q = 0) Speichern bei R = S = 0, Q behält letzen Wert Verboten: R = S = 1

3 SRQQQ t+1 Q t Speichern Reset (Zurücksetzen) Set (Setzen) Undefiniert Latches - Wertetabelle Kehrt man von den Zuständen R=S=1 zum Zustand R=S=0 zurück, springt die Latch in einen ihrer beiden stabilen Zustände, entweder Set oder Reset, je nachdem, welcher Eingang am längsten im Zustand 1 verbleibt. Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

4 Q Q Bei Eingabe von R=0 und S=1 erzeugt die Schaltung die Ausgabe Q=1. Die Schaltung speichert das 1 Bit, sie hat den Zustand 1 angenommen Latches / Set: R=0, S=1 A B NOR Zustandstabelle S R Q Q 0 0 wie vorher (speichern) unzulässig Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

5 Q Q S R Bei Eingabe von R=1 und S=0 erzeugt die Schaltung die Ausgabe Q=0. Wechselt man auf R=0, so bleibt Q=0, der Wechsel macht sich am Ausgang nicht bemerkbar. Die Schaltung speichert das 0 Bit, sie hat den Zustand 0 angenommen Latches / Reset: R=1, S=0 Zustandstabelle S R Q Q 0 0 wie vorher (speichern) unzulässig A B NOR Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

6 Latches / Speichern: R=0, S=0 Q Q S R Wechselt man auf R=0, so bleibt Q=0, der Wechsel macht sich am Ausgang nicht bemerkbar. Wechselt man auf S=0, so bleibt Q=1, der Wechsel macht sich am Ausgang nicht bemerkbar Zustandstabelle S R Q Q 0 0 wie vorher (speichern) unzulässig A B NOR Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

7 Taktung Einführung eines Taktsignals, um die Änderung der Zustandsvariablen in der inaktiven Taktphase zu vermeiden. Dazu werden die beiden Eingänge durch je ein UND-Gatter mit diesem Takt verknüpft. Unterscheidung zwischen Pegelsteuerung und Flankensteuerung. Enable / Strobe: Takteingang ist gleich 1. Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

8 Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Getaktete SR-Latches Q Q S R Takt Taktgeber = 0 : Beide AND-Gates = 0, unabhängig von S und R Taktgeber = 1 : S und R wirksam Zweideutigkeit bei S=R=1 : Q=Q=0

9 Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Getaktete D-Latches Q Q D Takt Lösung des Problems der Zweideutigkeit: Der Eingang zum unteren AND-Gate ist immer das Komplement des Eingangs zum oberen, es können nicht beide Eingänge 1 sein. Ist der Taktgeber 1, wird der aktuelle Wert von D abgetastet und in der Latch gespeichert. Der gespeicherte Wert ist stets an Q verfügbar. (1-Bit-Speicher)

10 Getaktete D-Latches D Taktgeber Q Ist der Taktgeber 1, so wird der aktuelle Wert von D abgetastet und in der Latch gespeichert. Der gespeicherte Wert ist stets an Q verfügbar. Es handelt sich hierbei um einen echten 1-Bit-Speicher. Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

11 Flip-Flop Auslesen und Speichern des Wertes einer Leitung zu einem bestimmten Zeitpunkt, Der Zustandsübergang der Schaltung tritt nicht ein, wenn der Taktgeber 1 ist, sondern beim Übergang von 0 auf 1 oder von 1 auf 0. Latch: pegelgesteuert (level-triggered) Flip-Flop: flankengesteuert (level-triggered) Möglichkeit: Einspeisen eines sehr kurzen Impulses in eine D-Latch, dazu ist ein Pulsgenerator für die Taktgabe erforderlich Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

12 Pulsgenerator/Taktgabe ab c d b c d b AND c a Zeit Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Durch den Inverter wird eine kleine Ausbreitungsverzögerung erzeugt. a: Langer Taktimpuls b: a invertiert und verzögert c: identisch mit a b AND c: kurzer Impuls mit der Breite der Verzögerung des Inverters d: b AND c verschoben um die Verzögerung des AND-Gates

13 D-Flip-Flop-Schaltung Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Q Q D Takt

14 Schaltsymbole Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 D CK QD QD QD Q Latch, Zustandseintritt bei CK=1 Latch, Zustandseintritt bei CK=0 Flip-Flop, Zustandsänderung auf der steigenden Flanke des Taktimpulses (Übergang von 0 auf 1) Flip-Flop, Zustandsänderung auf der fallenden Flanke des Taktimpulses (Übergang von 1 auf 0)

15 Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Register 8-Bit-Register Besonderheiten: Gruppierung der Taktleitungen, Alle 8 Flip-Flops werden bei steigendem Übergang geladen Gruppierung der Clear-Leitungen, Alle Flip-Flops werden in 0-Zustand versetzt, wenn Pin 1 auf 0 wechselt. Eine Parallelschaltung dieser Chips Ist möglich, dafür erfolgt die Verbindung von Pin 1 und Pin 11. Durch Parallelschaltung zweier solcher Chips erhält man ein 16-Bit-Register.

16 Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Speicherorganisation Speicher für 4 3-Bit-Wörter Dateneingänge I 0, I 1, I 2 Adressen A 0, A 1 Steuerung CS, RD, OE Datenausgänge D 0, D 1, D 2

17 Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Puffer Bei allen bisher behandelten Speichermodellen waren die Dateneingangs- und Datenausgangsleitungen unterschiedlich. In echten Speichern werden die gleichen Leitungen für Dateneingang und Datenausgang genutzt. Dafür müssen die Gates bei Leseoperationen mit den Datenausgangsleitungen verbunden, bei Schreiboperationen von diesen völlig getrennt werden. Dafür werden schnelle elektronische Schalter benötigt, man unterscheidet zwischen nichtinvertierenden und invertierenden Puffern. Nicht invertierende Puffer (a) Dateneingang, Datenausgang und Steuereingang. Bei Steuereingang = HIGH (b) verhält sich der Puffer wie ein Draht, bei Steuereingang = LOW wie eine offene Schaltung (c). Damit ist es möglich, den Datenausgang von Rest der Schaltung zu trennen und sehr schnell wieder hinzuzuschalten. (a)(b) (c) Daten- eingang Daten- ausgang Steuerung

18 invertierende Puffer Dateneingang, Datenausgang und Steuereingang. Bei Steuereingang = HIGH verhält sich der Puffer wie ein normaler Inverter, bei Steuereingang = LOW wie eine offene Schaltung, der Ausgang wird von der Schaltung abgetrennt. Andere Bezeichnung: Tri-State-Geräte, weil sie drei Ausgabemöglichkeiten haben (o,1,offene Schaltung) Weitere Eigenschaft: Signalverstärkung. Puffer Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

19 Speicherchips Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 Es existieren unterschiedliche Organisationsarten für jede Speichergröße. Terminologie: Asserieren: Ein Signal wird für das Bewirken einer bestimmten Aktion gesetzt, es ist dabei egal, ob der entsprechende Pin auf HIGH oder LOW reagiert. Negieren: Das Gegenteil von asserieren. Beispiele: 4096Kx1 (4Mbit), 11 Adressleitungen, 1 Datenein –ausgabeleitung, gespeichert wird ein Bit. 512Kx8 (4Mbit), 19 Adressleitungen, 8 Datenein –ausgabeleitungen, gespeichert wird ein Byte. Hergestellt werden Chips mit einer Breite von 1,4,8 und 16 Bits.

20 Speicherchips /Darstellung Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

21 RAM Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001 RAM (Random Access Memory) Statische RAMs (SRAM) Werden mit Schaltungen realisiert, die der grundlegenden D_Flip-Flop-Schaltung ähneln. Der Speicherinhalt wird solange gehalten, wie Strom fliesst. Schnelle Zugriffszeiten im Bereich von wenigen ns. Dynamische RAMs (DRAM) Bestehen aus einer Reihe von Zellen, jede Zelle enthält einen Kondensator und einen Transistor. Durch das Laden und Entladen der Kondensatoren lassen sich die Werte 0 und 1 speichern. Zur Vermeidung von Datenverlust muss jedes Bit alle paar Milisekunden aufgefrischt werden. DRAM benötigt nur einen Kondensator und einen Transistor pro Bit, wohingegen bei SRAM 6 Transistoren pro Bit benötigt werden.DRAMs haben somit eine hohe Dichte und erreichen damit eine höhere Speicherkapazität als andere Speicherarten. DRAM ist somit kostengünstiger, jedoch auch langsamer als SRAM. FPM-DRAM (Fast-Page-Mode DRAM) EDO-DRAM (Extended Data Output DRAM) SDRAM(Synchronous DRAM) RDRAM (Rambus DRAM) DDR-SDRAM (Double Data Rate SDRAM)

22 ROM ROM (Read Only Memory), Daten werden bei der Herstellung in die Oberfläche eingebrannt, sie bleiben auch bei ausgeschaltetem Strom erhalten. PROM (Programmable ROM) Funktionsweise wie ein ROM, der Chip kann jedoch einmal programmiert werden (selektives Durchbrennen von Sicherungen) EPROM (Erasable Prom) Kann mit speziellen Programmiergeräten programmiert werden und durch Bestrahlung mit ultraviolettem Licht auch wieder gelöscht werden. EEPROM Byteweises Löschen durch Impulse, Neuprogrammierung vor Ort möglich, klein und langsam Flash-Speicher Speicher kann blockweise gelöscht und wiederbeschrieben werden, schnelle Zugriffszeiten im Bereich von 100ns, werden nach ca Löschungen unbrauchbar Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001

23 Q Q S R A B NOR Zustandstabelle S R Q Q Aufgabe Bitte füllen Sie die Zustandstabelle für die oben dargestellte Schaltung aus. Hardwaretechnische Grundlagen I Elke Wilkeit / Bernhard Sonderhüsken SS 2001


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