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Multiplizierer 10x10 Bit Finale: ZUSAMMENFASSUNG SPEED POWER AREA.

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Präsentation zum Thema: "Multiplizierer 10x10 Bit Finale: ZUSAMMENFASSUNG SPEED POWER AREA."—  Präsentation transkript:

1 Multiplizierer 10x10 Bit Finale: ZUSAMMENFASSUNG SPEED POWER AREA

2 Multiplizierer 10x10 Bit Entwurf mit Xilinx ISE Wallace Tree -parallele Addition von 20 Bit Vektoren mit CSA -Kompression von 3 Eingangs zu 2 Ausgangsvektoren -5-stufiger CSA Baum -Addition von Sum und Carry mit 20 Bit CLA

3 Multiplizierer 10x10 Bit Synthese auf UMC18 Optimierungen -LSB von Partialprodukt 0 direkt auf LSB am Ausgang legen -Einsparung von Zeit und Flaeche fuer ein CLA-Bit -19 Bit CSA-Baum ist auch moeglich -Verwendung des +-Operators fuer VA-Definition

4 Multiplizierer 10x10 Bit Layout mit Cadence Optimierungen -Neusynthese mit begrenztem Fanout -Timing Driven Placement -Timing Driven Routing -Variation der IO to Core Distance

5 Auflistung der Vergleichsparameter Design- bezeichnung min. Perioden- dauer (Timing Analyse) max. Frequenz f max (Timing Analysis) Verlustleistung bei f max (Synopsys nach Layout) Errechnetes Power- Delay- Produkt Verlustleistung bei 100 MHz (Synopsys nach Layout) Errechnetes Power- Delay- Produkt Core - Fläche (Cadence) Stat.Dyn.GesamtStat.Dyn.Gesamt [ns][MHz][mW] [pJ][mW] [pJ][mm²] Wallace Tree WertDesignbezeichnung Beste Frequenz:3.58nsWallace Tree Bestes Power-Delay-Produkt:114.9pJWallace Tree Beste Verlustleistung bei 100 MHz:14.25mWWallace Tree Designername: Peter Passow

6 Multiplizierer 10x10 Bit Wire Voltage Drop

7 Multiplizierer 10x10 Bit Cell Power Voltage Drop

8 Multiplizierer 10x10 Bit Wire Current


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