Multiplizierer 10x10 Bit Finale: ZUSAMMENFASSUNG SPEED POWER AREA
Multiplizierer 10x10 Bit Entwurf mit Xilinx ISE Wallace Tree parallele Addition von 20 Bit Vektoren mit CSA Kompression von 3 Eingangs zu 2 Ausgangsvektoren 5-stufiger CSA Baum Addition von Sum und Carry mit 20 Bit CLA
Multiplizierer 10x10 Bit Synthese auf UMC18 Optimierungen LSB von Partialprodukt 0 direkt auf LSB am Ausgang legen Einsparung von Zeit und Flaeche fuer ein CLA-Bit 19 Bit CSA-Baum ist auch moeglich Verwendung des „+“-Operators fuer VA-Definition
Multiplizierer 10x10 Bit Layout mit Cadence Optimierungen Neusynthese mit begrenztem Fanout Timing Driven Placement Timing Driven Routing Variation der IO to Core Distance
Auflistung der Vergleichsparameter Designername: Peter Passow Design-bezeichnung min. Perioden-dauer (Timing Analyse) max. Frequenz fmax (Timing Analysis) Verlustleistung bei fmax (Synopsys nach Layout) Errechnetes Power-Delay-Produkt Verlustleistung bei 100 MHz (Synopsys nach Layout) Core - Fläche (Cadence) Stat. Dyn. Gesamt [ns] [MHz] [mW] [pJ] [mm²] Wallace Tree 3.58 279 4.28 27.82 32.10 114.9 9.97 14.25 142.4 0.0169 Wert Designbezeichnung Beste Frequenz: 3.58 ns Wallace Tree Bestes Power-Delay-Produkt: 114.9 pJ Wallace Tree Beste Verlustleistung bei 100 MHz: 14.25 mW Wallace Tree
Multiplizierer 10x10 Bit Wire Voltage Drop
Cell Power Voltage Drop Multiplizierer 10x10 Bit Cell Power Voltage Drop
Multiplizierer 10x10 Bit Wire Current