10 Bit Multiplizierer in VHDL

Präsentation zum Thema: "10 Bit Multiplizierer in VHDL"—  Präsentation transkript:

1 10 Bit Multiplizierer in VHDL
Abschlusstreffen Name: Jakob Salzmann

2 Aufgabenstellung Persönliches Ziel
Einwicklung eines Multiplizierers, der ein geringes PowerDelay Produkt aufweist wenig Strom verbraucht hohe Taktgeschwindigkeiten erreicht Persönliches Ziel Einwicklung eines Multiplizierers, der hohe Taktgeschwindigkeiten erreicht schneller ist als alle anderen mir ein Essen sichert

3 Fastmult Kritischer Pfad: 30 Gatter

4 Ultramult Kritischer Pfad: 19 Gatter

5 Supermult Kritischer Pfad: 23 Gatter

6 Verwendete Optimierungen im VHDL code
Optimierung: Delay Erfolg: „+“ Strategie ns 1.) Direkte Gatterbeschreibung 2.) Verwendung des „+“ Operators

7 Verwendete Optimierungen in Synopsys
Optimierung: Delay Erfolg: Synthese mit verschiedenen Taktfrequenzen ~ ns (opt. 700 Mhz), welche nie erreicht werden konnten Vertauschen von Prioritäten ns (min_delay, max_capacitance,...) Compile power_opto_only = true ns

8 Verwendete Optimierungen in Cadence
Optimierung: Delay Erfolg: Verringerung des Core-Gebietes ~ ns bis 85-90% Auslastung durch Zellen Verkleinerung des Abstandes der Pad- ~ ns Zellen vom Core, um geringere Leitungslängen und Kapazitäten zu erreichen Timing/Power Driven Placement ~ ns Timing Driven Routing ~ ns Placement per Hand (verworfen) ~ ns Post Route Optimierung ~ ns

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