Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00.

Präsentation zum Thema: "Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00."—  Präsentation transkript:

1 http://www.eet.bme.hu Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00 MOS Schaltkreise: Komponenten, Konstruktionsfragen http://www.eet.bme.hu/~poppe/miel/hu/15-MOS-AK.ppt

2 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 2 Untersuchte Abstraktionsebene SYSTEM BLOCK (MODULE) + GATTER (GATE) SCHALTKREIS (CIRCUIT) n+ SD G BAUSTEIN (DEVICE) V out V in

3 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 3 Rekapitulation: Grundlagen von CMOS Gattern ► nMOS Netz: zieht den Ausgang zu GND herunter: Pull- Down Network (PDN) ► pMOS Netz: zieht den Ausgang zu VDD hoch: Pull-Up Network (PUN) ► PUN ist das Duale von PDN F(In 1,In 2,…In N ) V DD In 1 In 2 In N In 1 In 2 In N PUN PDN … … Y A B VDD A Y B

4 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 4 Komplex Gatter – das ist noch überschaubar: V DD X X GND AB C PUN PDN D A B C D C AB X = !((A+B)(C+D)) B A D C D

5 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 5 Konstruktion des dualen Schaltkreises: CA E DB CA E DB

6 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 6 Statischer CMOS Volladdierer !C out = !C in & (!A | !B) | (!A & !B) C out = C in & (A | B) | (A & B) B BB B B B B B A A A A A A A A C in !C out !Sum !Sum = C out & (!A | !B | !C in ) | (!A & !B & !C in ) Sum = !C out & (A | B | C in ) | (A & B & C in )

7 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 7 ► Der traditionelle CMOS Volladdierer ist schwierig zu überschauen, braucht viele Transistoren. ► Vereinfachung: Verwendung von Transfer Gattern (transmission gate)  Eine Logikverknüpfung kann nicht nur durch die Gestaltung des Strompfads zwischen VDD und GND realisiert werden.  Schalter können auch in den Signalpfad eingefügt werden  Analogschalter in digitalen Schaltkreisen Anwendung von Transfer Gattern (TG)

8 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 8 Eigenschaften von TG Logik ► CMOS: in Gegentakt gesteuerte n/p Transistoren ► weniger Transistoren ► Zweiwege-Signalverkehr ► kein statischer Verbrauch ► der serieller Widerstand ist kritisch – max. 4 TG dürfen kaskadiert werden Transfer Gatter mit Gegentakt-Steuerung Transfer Gatter mit eingebautem Inverter

9 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 9 Schaltkreis-Beispiele mit Transfer Gattern ► Typisch: XOR, MUX/DEMUX  XOR Gatter:  4 zu 1 MUX: D0 D1 D2 D3 S0 NS0 Y NS1 S0 S1 S0S1NS0NS1 Y D3 D1 D2 D0 A B Y = A XOR B

10 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 10 Layout eines TG Multiplexers GND V DD In 1 In 2 SS SS S S S In 1 F F F = !(In 1  S + In 2  S)

11 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 11 Volladdierer mit Transfer-Gattern 16 Tr.

12 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 12 Statischer CMOS Volladdierer !C out = !C in & (!A | !B) | (!A & !B) C out = C in & (A | B) | (A & B) 23 Tr. B BB B B B B B A A A A A A A A C in !C out !Sum !Sum = C out & (!A | !B | !C in ) | (!A & !B & !C in ) Sum = !C out & (A | B | C in ) | (A & B & C in )

13 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 13 Dynamische MOS Logik ► Prinzip: Funktion in zwei Phasen  eine Kapazität wird durch einen pMOS Schaltertransistor auf V DD aufgeladen: Vorladung oder pre-charge  in der zweiten Phase wird der Kondensator von V DD getrennt und durch ein nMOS logisches Netz entweder entladen oder belassen (in Abhängigkeit von den Eingangssignalen): das ist die Auswertung oder evaluation Out In 1 In 2 PDN In 3 MeMe MpMp Φ Φ CLCL Φ t pre-charge evaluation

14 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 14 Dynamisches Gatter In 1 In 2 PDN In 3 MeMe MpMp Φ Φ Out CLCL Φ Φ A B C MpMp MeMe on off 1 on !((A&B)|C) Zwei Phasen: Precharge (Φ = 0) Evaluate (Φ = 1) Wenn der Ausgang eines dynamischen Gatters entladen wurde, ist er solange nicht zu entladen, bis er in einer pre- charge Phase wieder aufgeladen wird

15 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 15 Eigenschaften von dynamischen Gattern ► Die Logikfunktion wird durch das PDN realisiert  statt 2N Tranistoren reichen N+2 aus  Platzbedarf ist kleiner als bei statischen CMOS Gattern ► Die geometrischen Verhältnisse sind für die Funktion nicht kritisch ► Nur dynamischer Verbrauch (kein Kurzschluss) ► für das Vorladen ist ein Taktsignal notwendig (precharge)

16 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 16 Dynamisches Verhalten CLK In 1 In 2 In 3 In 4 Out In & CLK Out Time, ns Voltage Evaluate Precharge

17 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 17 Speicherschaltungen: dynamischer D-FF ► Dynamisches Latch und Flipflop  "Analog Sample-and-hold" Schaltkreise in digitaler Umgebung  Speicherkapazität: Eingangskapazität des Inverters  2 Latche kaskadiert, gesteuert mit nicht-überlappenden Taktsignalen: Master-slave FF C IN EN D/Q DQ CK 2 CK 1 CK 2 CK 1

18 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 18 Speicherschaltungen: dynamischer D-FF ► Vereinfachte Version:  Es gibt kein nicht-überlappendes Taktsignal  Die Gegentakt-Steuerung der Transfer-Gatter erfolgt mit Inverter DQ CLK /CLKCLK

19 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 19 Statische Speicher ► Sie können aus Gattern mit Rückkopplung aufgebaut werden Q /Q /R /S EN D Q /Q RS-latch D-latch 5 Zellen, 18 Transistoren erweitert: D-latch

20 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 20 D-Latch ► Ausführung mit OR-AND-INVERT Gatter: Die dynamische Version braucht weniger Transistoren Q /END/D /Q D /EN Q /Q

21 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 21 D Flip-flop ► 2 D-Latch kaskadiert und die Takteingänge werden in Gegentakt gesteuert QDQD QN D CLK Q /Q

22 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 22 Speicher–Hierarchie Second Level Cache (SRAM) Control Datapath Secondary Memory (Disk) On-Chip Components RegFile Main Memory (DRAM) Data Cache Instr Cache ITLB DTLB eDRAM Speed (ns):.1’s 1’s 10’s 100’s 1,000’s Size (bytes): 100’s K’s 10K’s M’s T’s Cost: highest lowest

23 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 23 Halbleiterspeicher RWMNVRWMROM Random Access Non-Random Access EPROMMask- programmed SRAM (cache, register file) FIFO/LIFOE 2 PROM DRAMShift Register CAM FLASHElectrically- programmed (PROM)

24 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-10 MOS áramkörök © Poppe András & Székely Vladimír, BME-EET 2008 24 Entwicklung der Kapazität von DRAM Chips