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Folie 5/6-1 5 Zieltechnologien Fertigungstechnologien:

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1 Folie 5/6-1 5 Zieltechnologien Fertigungstechnologien:

2 Folie 5/6-2 Fertigungstechnologien Eigenschaften:

3 Folie 5/ CMOS Alle Grundbausteine (Gatter, Flipflops) werden ausschließlich aus MOS-Feldeffekt-Transistoren aufgebaut –Wie werden MOS-Feldeffekt-Transistoren für integrierte Schaltungen gefertigt? –Wie entstehen durch die Verbindung mehrerer solcher Transistoren die Grundbausteine der CMOS-Technik? –Was entsteht als Ergebnis des Schaltungsentwurfs (Ausgangsdaten für die Fertigung)

4 Folie 5/6-4 MOS-Transitoren Modellierung als Schalter reicht für viele Zwecke aus. G D S G D S GS – D G nMOS-Transistor pMOS-Transistor verbunden unterbrochen verbunden positive Logik High Low "1" "0" negative Logik High Low "0" "1" Im folgenden wird stets positive Logik verwendet !

5 Folie 5/6-5 CMOS-Grundprinzip

6 Folie 5/6-6 CMOS-Grundprinzip Grundeigenschaft: –Außerhalb von Umschaltzeitpunkten existiert kein geschlossener Strompfad zwischen unterschiedlichen Versorgungspotentialen. Vorteil: Keine statische Verlustleistung.

7 Folie 5/6-7 Beispiel AOI-Gatter

8 Folie 5/6-8 Realisierung von MOS-Transistoren

9 Folie 5/6-9 CMOS-Layout

10 Folie 5/6-10 Layout-Schichten (layer) n-Diffusion(n-Transistoren) p-Diffusion(p-Transistoren) n-Wanne Polysilizium(Gates) Metall 1(1. Verdrahtungsschicht) Metall 2(2. Verdrahtungsschicht) Kontaktlöcher(Verbindung zwischen Schichten)

11 Folie 5/6-11 Layout eines CMOS-Inverters

12 Folie 5/6-12 Problematik des Layouts Layout: –genaue geometrische Spezifikation einer Schaltung Notwendiges Wissen: –Breite von Leitungen –Mindestabstände –Größe von Kontaktlöchern –Überlappung bei Transistoren –... prozeßspezifische Entwurfsregeln

13 Folie 5/6-13 Reguläre Layoutstrukturen Es gibt weitere reguläre Layoutstrukturen, die spezielle Funktionen sehr effizient zu implementieren gestatten. Automatische Generierung dieser Strukturen durch spezialisierte Modulgeneratoren und Einpassung als Makrozelle in restliches Standardzellen-/Vollkundenlayout. –PLAszweistufige Bündelschaltnetze –ROMsSpeichermatrizen –Gate-Matrizenbeliebige Zusammenschaltung von Gattern

14 Folie 5/ Integrierte Schaltungen Integrierte digitale Schaltungen (ICs) Standard ICs anwendungsspezifische ICs fest verdrahtet masken- programmiert prgrammiert für Anwendung gefertigt Prozessoren (DSP, Mikrocontroller) Standard- system- elemente (E/A-Bausteine, Graphik) Speicher (SRAM, DRAM) Festwertspeicher (ROM) PROM EPROM EEPROM Flash-Speicher PLD (PAL, GAL) FPGA Vollkunden- entwürfe Anwendungs- spezifische Entwürfe Actel Xilinx Gate-Array Sea-of-Gate Standardzellen Makros

15 Folie 5/ Vollkundenentwurf Entwurf –Individuelle Optimierung der Plazierung und Dimensionierung einzelner Transistoren auf dem Chip Fertigungsvorbereitung –Individuelle Erstellung aller Fertigungsmasken Fertigung –Individuelle Durchführung aller Fertigungsschritte Nutzung –Nutzung nur durch einen Anwender

16 Folie 5/6-16 Möglichkeiten des Vollkundenentwurfs Layout individuellregelmäßigstandardisiert physikal. Entwurf symbol. Entwurf + automat. Kompaktierung manuell optimiert automatisch optimiert (Modulgenerator) ROM…GM … PLA

17 Folie 5/6-17 Gegenüberstellung

18 Folie 5/ Anwendungsspez. Schaltungen Idee:Einsparung eines Teils des Entwurfs und Fertigungsaufwands Standardzellen/Einsparung beim Entwurf durch Makros:vorentworfene Zellen Gate-Array/ Einsparung beim Entwurf durch Sea-of-Gate:vorentworfene Zellen Einsparung bei der Fertigung durch vorgefertigte Transistormatrix.

19 Folie 5/ Standardzellen / Makros Entwurf –Platzierung standardisierter Teilschaltungen (Zellen) auf Chip Fertigungsvorbereitung –wie Vollkundenentwurf Fertigung –wie Vollkundenentwurf Nutzung –wie Vollkundenentwurf

20 Folie 5/6-20 Standardzellen oder Standardisierte Grundstruktur : Vorentwickelte Teilschaltung mit spezieller Geometrie Automatische Platzierung und Verdrahtung der Zellen. V DD GND Anschlüsse feste Höhe GND V DD Anschlüsse feste Höhe

21 Folie 5/6-21 Hintergrundstruktur... E/A-Padzellen Verdrahtungskanäle (Höhe flexibel) Verdrahtung der Versorgungsspannungen Plazierung von Standardzellen GND V DD GND V DD

22 Folie 5/6-22 Anordnung von Zellen Anschlüsse an einer Seite (back to back) Anschlüsse an zwei Seiten ("dual entry")

23 Folie 5/6-23 Lokale Optimierung gemeinsame Nutzung von Versorgungsleitungen Verwendung von Doppelzellen komplexe Standardzellen flächeneffizienter als Zusammensetzung aus Einzelzellen GND V DD GND Zelle 1 Zelle 2 Doppel- zelle

24 Folie 5/6-24 Verdrahtung der Zellen Verdrahtung im Kanal Verdrahtung über Zellen –zusätzliche Verdrahtungsebene –poröse Zellen –Durchführungen (feedthroughs) Höhe variabel Standard- zellenreihe Standard- zellenreihe Verdraht- ungskanal

25 Folie 5/6-25 Umsetzung einer Schaltung Standardzellen-Layout Gatterschaltung && & C1 1D clk x NAND2 DFF clk x

26 Folie 5/6-26 Zellbibliothek einfache Gatter (NAND, UND, NOR, ODER, AOI, OAI) Treiber (invertierend, nicht invertierend, versch. Stärken) arithmetische Elemente (Halb-, Volladdierer, Komparatoren) Multiplexer (mit/ohne Enable), Decoder Latches Flipflops (D-, RS-, JK-, T-FF, mit/ohne PRESET/CLEAR) Schieberegister, Zähler E/A-Zellen (CMOS-/TTL-kompatibel, Tristate)

27 Folie 5/6-27 Zellbeschreibung Schaltzeichen, Funktionstabelle (logisches Verhalten ) Abmessungen, äquivalente Gatter Anschlüsse, Anschlußbezeichnungen Zeitverhalten, Zeitdiagramme ( temporales Verhalten ) Lastfaktoren / Eingangskapazitäten ( elektrisches Verhalten ) schematische Schaltungsbeschreibung (Gatter-/Transistorebene) Simulationsmodelle (z. B. für Logik- oder Schaltkreissimulation, Laufzeit-Analyse, Fehlersimulation)

28 Folie 5/6-28 Zellabmessungen

29 Folie 5/6-29 Makros Probleme bei Standardzellen : –begrenzter Funktionsumfang (feste Höhe) –Standardisierung (Treiberstärken) –aufwendige Verdrahtung (Zelle Kanal Zelle) Lösung durch Makrozellen : –rechteckiger Grundriß beliebiger Breite und Höhe –Realisierung von RAMs, ROMs, PLAs, Mikroprozessor-Kernen, ALUs, aus Standardzellen aufgebauten vordefinierten Schal tungsteilen, Analogteile,... –hierarchische Zusammenfassung möglich

30 Folie 5/6-30 Probleme bei Makrozellen Unterbrechung der regelmäßigen Spannungsversorgungsstruktur bei Standardzellen

31 Folie 5/6-31 Probleme bei Makrozellen

32 Folie 5/6-32 Makrozellen-Layout

33 Folie 5/6-33 Entwurf von Makrozellen manuell –voll optimiert (Analogteile, Datenpfadelemente) –regelmäßiges Layout (Datenpfade) automatisiert –Modulgeneratoren (RAM, ROM, PLA, Weinberger Array,...) –Aufbau aus Standardzellen und anderen Makrozellen

34 Folie 5/6-34 Optimierung von Makrozellen

35 Folie 5/6-35 Bit-Slice-Makros

36 Folie 5/6-36 Standarzellen- / Makro-Entwurf

37 Folie 5/ Gate-Array / Sea-of-Gate Entwurf –Verdrahtung vorgegebener Felder von Transistoren Fertigungsvorbereitung –Individuell werden nur Verdrahtungsmasken erstellt Fertigung –Vorratsfertigung der Transistorfelder, individuelle Verdrahtung Nutzung –Ohne Verdrahtung allgemein nutzbar, mit Verdrahtung wie Standardzellen-ICs

38 Folie 5/6-38 Gate-Array aktive Zellen Verdrahtungskanäle

39 Folie 5/6-39 Gate-Array-Zelle p-Diffusion n-Diffusion Polysilizium V dd (+5V) V ss (Gnd)

40 Folie 5/6-40 p-Diffusion n-Diffusion Polysilizium V dd (+5V) V ss (Gnd) Gate-Array-Zelle p-Transitoren n-Transitoren

41 Folie 5/6-41 Personalisierung p-Diffusion n-Diffusion Polysilizium V dd (+5V) V ss (Gnd)

42 Folie 5/6-42 V dd V ss E1E1 A1A1 Inverter Personalisierung V dd V ss E1E1 E3E3 E2E2 E4E4 A3A3 A2A2 A1A1

43 Folie 5/6-43 V dd V ss E2E2 A2A2 NOR2 E3E3 Personalisierung V dd V ss E1E1 E3E3 E2E2 E4E4 A3A3 A2A2 A1A1

44 Folie 5/6-44 Personalisierung V dd V ss E1E1 E3E3 E2E2 E4E4 A3A3 A2A2 A1A1 V dd V ss Doppel-Inverter A4A4 E4E4

45 Folie 5/6-45 Gate-Array-Grundstrukturen

46 Folie 5/6-46 Sea-of-Gates Keine speziellen Verdrahtungskanäle, Transistorfeld gleichmäßig über ganzen Chip Verdrahtung über ungenutzten Transistoren

47 Folie 5/6-47 Charakteristika von Sea-of-Gates Verdrahtung über Transistoren nur mit zus. Metallebene Flexible Aufteilung zwischen Transistor- und Verdrahtungsfläche Möglichkeit der Integration von Speicherstrukturen Beispiel :

48 Folie 5/6-48 Komplexitätsangaben Angabe äquivalenter Gatter ( 4 Transistoranzahl) Da Transistoren im Gegensatz zu Standardzellen äquidistant, hier guter Schätzwert für Schaltungsfläche. ABER: Je nach Verdrahtung können evtl. nur 70-95% eines Gate Arrays ausgenutzt werden, bei Sea of Gates nur 25-70%. Auswahlkriterien: –Anzahl Gatter –Anzahl Ein-/Ausgabe-Pads –max. Taktfrequenz

49 Folie 5/6-49 Gate-Array-Generationen

50 Folie 5/6-50 Gate-Array Standardzellen

51 Folie 5/6-51 Fertigung von Gate-Arrays

52 Folie 5/ Speicher Speicherbausteine ROM (nur lesen) masken- programmierbar (Hersteller) elektrisch programmierbar (Anwender) DRAM SRAM PROM (nicht löschbar) EPROM (mit UV-Licht löschbar) EEPROM (elektrisch löschbar) RAM (schreiben & lesen) FLASH FPM Rambus...

53 Folie 5/6-53 Maskenprogrammiertes ROM Hersteller fertigt kundenspezifische Maske für den Fertigungsprozess ziehen die Ausg. auf "1" ziehen die Ausg. auf "0" Inhalt der Speichermatrix:

54 Folie 5/6-54 PROM elektrisch programmierbar Programmiergerät überträgt kundenspezifische Daten (z.B. Funktionstabelle) in den Chip. –PROM (nicht löschbar) Sicherungen werden durchgebrannt.

55 Folie 5/6-55 EPROM EPROM (löschbar) –wird mit hoher Spannung programmiert und als ganzes mit UV- Licht gelöscht

56 Folie 5/6-56 EEPROM EEPROM (löschbar) –wird elektrisch programmiert und elektrisch gelöscht –bitweise Löschung –hoher Platzbedarf

57 Folie 5/6-57 Flash-Speicher FLASH –Weiterentwicklung des EPROM –blockweise löschbar –Speicherdichte höher als bei EEPROM –schneller lesbar als EPROM –2 Bit pro Zelle speicherbar –Typen: NOR, NAND, AND, DINOR (Divided bit-line NOR) Schreiben Löschen

58 Folie 5/6-58 SRAM Statisches RAM Speicherung mit Flipflops –großer Platzbedarf –kein Wiederauffrischen nötig –schneller Speicherzugriff

59 Folie 5/6-59 DRAM dynamisches RAM Speicherung in Kondensatoren –kleiner Platzbedarf –häufiges Wiederauffrischen (Refresh) nötig

60 Folie 5/6-60 Speichermatrix D E C O D E R MULTIPLEXER quadratische Speichermatrix (k x k) Zeilen- auswahl Spalten- auswahl nn n 1 2 m

61 Folie 5/6-61 Zugriffszeiten Refresh : –erfolgt zeilenweise (lesen und neu schreiben) –Zykluszeit: mehrere Millisekunden Zugriffszeiten : –statisches CMOS RAM25ns - 100ns –dynamisches RAM60ns - 120ns –EPROMS170ns - 300ns –Flash-Speicher45ns ns

62 Folie 5/6-62 Speicher Dynamische Speicher DRAM FPM-DRAMSDRAM Direct Rambus Concurrent Rambus R-DRAM DDR-DRAM BEDO-DRAM EDO-DRAM SLDRAM

63 Folie 5/6-63 Entwicklung

64 Folie 5/6-64 DRAM Ablauf des Zugriffs auf Daten: –Zeilenadresse anlegen (RAS) –Spaltenadresse anlegen (CAS) –Warten –Daten am Ausgang auslesen Latenzzeit: ns 4-Bit-Burst: (bei 66 MHz Systemtakt)

65 Folie 5/6-65 FPM-DRAM Fast Page Mode –Zeilenadresse wird zur Seitenadresse –mehrere Spalten einer Seite werden nacheinander gelesen Latenzzeit: ns (auf einer Seite: 35 ns) 4-Bit-Burst:

66 Folie 5/6-66 EDO-DRAM Extended Data Out –gegenüber FPM-DRAM geändertes Zeitverhalten –überlappende Speicherzugriffe auf eine Seite –Register am Ausgang erforderlich (Daten bereitstellen und nächste Daten speichern) Latenzzeit: ns (auf einer Seite: 25 ns) 4-Bit-Burst:

67 Folie 5/6-67 BEDO-RAM Burst Extended Data Out –modifiziertes EDO-DRAM –Pipelinetechnologie –zusätzliche Speicherregister am Ausgang –nur BURST-Zugriffe möglich Latenzzeit: ns 4-Bit-Burst: (funktioniert nur bis 66 MHz Systemtakt => nicht durchgesetzt)

68 Folie 5/6-68 SDRAM Synchronous DRAM –neu: Speicherzugriff synchron zum Systemtakt –2 Speicherbänke, die wechselweise angesprochen werden (2 Seiten gleichzeitig!) –vier Taktsignale (statt zwei) –EEPROM mit 2k Bit enthält exaktes Zeitverhalten eines DIMM- Moduls Taktraten: 66 MHz MHz Burst: (kontinuierliches Auslesen ist möglich)

69 Folie 5/6-69 DDR / SDRAM II Double Data Rate –wie SDRAM, jedoch höhere Geschwindigkeit –erweiterte Synchronisation für Daten verschiedener Speichermodule –Daten bei steigender und fallender Taktflanke –Technologie: TTL -> SSTL3 Taktrate: bis 300 MHz

70 Folie 5/6-70 SLDRAM SyncLink DRAM –statt funktionsbezogener Pins ein Kommando-Bus –Addressierungskommandos werden zusammengefasst –Pipelinetechnologie –optimiertes Zeitverhalten –mehrere überlappende Speicherbänke (4 - 16) Taktrate: MHz

71 Folie 5/6-71 RDRAM RAMBUS –Systemweites Chip-zu-Chip Interface –hohe Datenraten über einfachen Bus –System aus Speicher, ASIC, Verbindungskomponenten (Rambus- Channel 8 bit) –sehr niedrige Signalpegel –Daten zu beiden Taktflanken Taktraten: 600 MHz bereits im Einsatz

72 Folie 5/6-72 Rambus-Weiterentwicklungen Concurrent Rambus –modifiziertes Protokoll –gleichzeitige Abarbeitung von blockorientierten Transfers Taktrate: bis 800 MHz Direct Rambus –nochmals verbessertes Protokoll –16 Bit Rambus-Channel Taktrate: 800 MHz

73 Folie 5/6-73 Speichertakt

74 Folie 5/ Programmierbare logische Felder

75 Folie 5/6-75 Struktur logischer Felder

76 Folie 5/6-76 Bezeichnungsweise "PLDxxyyzz" –PLD:Bausteintyp, z.B. PAL, GAL,… –xx:Gesamtzahl der Eingänge (auch durch Umkonfigurieren von Ausgängen) –zz:Anzahl der Ausgänge –yy:Ausgangskonfiguration (Bedeutung siehe folgende Tabelle) Beispiele: PAL 22L10, GAL16V8

77 Folie 5/6-77 Bezeichnungsweise Kodierung der Ausgangskonfiguration yy

78 Folie 5/6-78 Ausgangsbeschaltungen

79 Folie 5/6-79 GAL 16V8

80 Folie 5/ FPGA

81 Folie 5/6-81 FPGA-Technologien Stand 1997

82 Folie 5/ LCA-Architektur (Xilinx) Logic Cell Array (LCA)

83 Folie 5/6-83 Konfigurierbarer Logikblock 16x1 SRAM: Speicher oder Funktionstabellen 2 Speicherelemente konfigurierbar als Flip-Flop oder Latch Multiplexer zur Konfiguration der Funktion

84 Folie 5/6-84 Ein-/Ausgabe Block Ausgabe: - invertiert, nicht invertiert - direkt, gepuffert Eingabe: - direkt und gepuffert - Rückkopplung der Ausgabe

85 Folie 5/6-85 Verbindungsmatrix Vorgegebene Leitungen laufen zwischen den CLB. E/A-Leitungen der CLB kreuzen diese Leitungen. Verbindungen zwischen Leitungen werden durch SRAM-Zellen hergestellt Zur Konfiguration eines Xilinx-FPGA muss der Inhalt der SRAM-Zellen geladen sein. Für Stand-Alone-Betrieb ist ein Eprom mit den Konfigurationsdaten erforderlich

86 Folie 5/6-86 Beispielfunktion

87 Folie 5/6-87 FPGA-Layout CLB

88 Folie 5/6-88 Die Xilinx 4000 Familie ML: Anzahl Metalllagen

89 Folie 5/ MLL-Architektur (Actel)

90 Folie 5/6-90 Beispielpersonalisierung

91 Folie 5/6-91 Anordnung der Module

92 Folie 5/6-92 Kombinatorisches Modul

93 Folie 5/6-93 Sequentielles Modul

94 Folie 5/6-94 Actel Antifuse FPGAs ML: Anzahl Metalllagen

95 Folie 5/6-95 Antifuse-Technologie im Grundzustand nicht verbunden mal kleiner als SRAM-Zelle 10 mal kleiner als EEPROM-Zelle nur wenige Zellen müssen programmiert werden (2%-3%) Test nach Programmierung notwendig

96 Folie 5/ Auswahlkriterien Aspekte, die bei der Wahl von Zieltechnolgien und Systempartitionierung berücksichtigt werden müssen: –Entwurfs- und Fertigungszeiten –Kosten (Stückzahl) –Fertigungsaufwand –Chipkomplexität (Gatter, I/O) –Taktraten –Zuverlässigkeit …

97 Folie 5/6-97 Entwurfs- und Fertigungszeiten Alle Angaben in Monaten

98 Folie 5/6-98 Stückzahlen und Kosten


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