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1 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Resonantes Umladen von Taktnetzwerken Clemens.

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1 1 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Resonantes Umladen von Taktnetzwerken Clemens Schlachta, Manfred Glesner 4. VIVA Kolloquium, Dortmund 2003

2 2 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Übersicht Aufschlüsselung der Verlustleistung eines PII Problematik bei sinusförmigen Takt Modifiziertes Register für sinusförmigen Takt Lokale Rechtecktaktformung Versuchs-ASIC, Messergebnisse Zusammenfassung

3 3 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Aufschlüsselung der Verlustleistung eines PII Speicher und Cache: 8% Synthetisierte Logik (ohne Takt): 9% Sonstige Schaltung (I/O etc.): 13% Datenpfad (ohne Takt): 21% Taktnetzwerk: 49%

4 4 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Sinusförmiger Takt (I) Konventionelle Register benötigen steile Taktflanken! Leitwert des NMOS-Transistors In Out

5 5 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Sinusförmiger Takt (II) Zwei Möglichkeiten: –Entwicklung von Flip- Flops, die mit flachen Taktflanken arbeiten. –Lokale Erzeugung von steilen Taktflanken. Prinzip des hier untersuchten Ansatzes: Nutzung dieser leitenden Phasen! Leitwert zwischen in und out in Voltages (lin) 500m Time (lin) (TIME) 26n28n30n32n34n36n38n 40n adiabatic clock distribution for static cmos design Params (lin) 0 200m 400m 600m 800m 1 Time (lin) (TIME) 26n28n30n32n34n36n38n 40n

6 6 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Vierphasentakt I II Zwei nichtüberlappende leitende Phasen.

7 7 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Flip-Flop für flache Taktflanken Q D Zeit DQ T2:T2: T2T2 D Q T1:T1: T1T1 Nichtüberlappende leitende Phasen

8 8 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Zeitlicher Verlauf Große Clock-to-Q Verzögerung !!! Effektiver Taktzyklus Leitende Phase I Eingang Ausgang Setup/Hold Leitende Phasen Clock-to-Q Verzögerung

9 9 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Lokale Rechecktaktformung D CP Q P1 P2 N1 N2

10 10 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Versuchs-ASIC (I) Es wurde ein Test-ASIC entworfen mit 1000 Standard- Registern 1000 Register für sinusförmigen Takt 1000 Register mit lokaler Taktformung

11 11 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Versuchs-ASIC (II) Register mit lokaler Rechteck- taktformung Standard Register Register mit sinusförmigem Takt Takt- erzeugung Takt- treiber

12 12 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Messergebnisse Leistungsverbrauch von 1000 Flipflops 0% Eingangs- aktivität: Eingang D des Flipflops ändert sich nie. 100% Eingangsaktivität: Eingang D des Flipflop ändert sich zu jedem Zyklus. Effektive Taktfrequenz von 60MHz Eingangsaktivität in % Leistungsverbrauch in mW Rechtecktakt Lokal erzeugter Rechtecktakt Sinusförmiger Takt

13 13 Technische Universität Darmstadt FG Mikroelektronische Systeme Prof. Dr. Dr. h.c. mult. Manfred Glesner Zusammenfassung Es wurden zwei Ansätze vorgestellt: –Modifizierte Register für sinusförmige Taktsignale –Lokale Rechtecktaktformung Register für sinusförmige Taktsignale –bei sehr geringer Eingangsaktivität (nahe null) wird eine Leistungseinsparung von ca. 70% erreicht –Break even-Punkt bei rund 18% Eingangsaktivität, darüber hinaus erhöhte Leistungsaufnahme Register mit lokaler Taktformung –geringe Leistungseinsparung –Aber: ASIC hat sehr hohe Registerdichte, d.h. ungünstige Bedingungen wegen kompakten Taktnetzwerks


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