Optimization of FSL Gates for various Technologies von Marcus Jeitler.

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1 Optimization of FSL Gates for various Technologies von Marcus Jeitler

2 2 Überblick Optimierung: Problematik und Strategien (allgemein) Optimierung: Problematik und Strategien am Beispiel eines AND Gates (untersucht für FPGA, CMOS und NMOS-Passtransistorlogik) Zusammenfassung

3 3 Problematik – Fundamentale Anforderungen vs. FSL Gültigkeit und Konsistenz Verlustfreiheit ? ? FIFO Bedingung Dual Rail Codierung Exponentielles Wachstum (2^ n+1 )

4 4 Optimierung auf der Logikebene Optimierungsstratgien Optimierung auf der Technologieebene lH

5 5 FPGA – AND Gate Referenzdesign + Delay Insensitivity - Size (6 LEs)

6 6 FPGA AND Gate Optimierung I ΔTΔT ΔDΔD - Delay Insensitivity + Size (4 LEs) ΔDΔD < Δ T Δ D >ΔTΔT

7 7 FPGA – AND Gate Optimierung II - Delay Insensitivity + Size (3 LEs) - Losslessness φ 1 → φ 0 ´ → φ 0, φ 0 ´ → 0φ 1 → φ 0

8 8 Schematic Design Structure Inverter für jede Rail Abhängig von Wertetabelle und Redundanz static oder semi-static invertierter Output „gratis“

9 9 AND Gate Switching Logic I (Data Rail) – no Optimization Aufbau anhand Wertetabelle Einsparung auf Schaltungsebene möglich FSL Funktionalität durch Anhängen eines static / semi-static hold Blocks Inverter (+8T) SL Data Rail (+32T) HL Data Rail (+4T) SL Parity Rail (+32T) HL Pairty Rail (+4T) Kosten (2 log. Eingänge) Summe: 80T

10 10 AND Gate Switching Logic II (Data Rail) – full Optimization Aufbau anhand Wertetabelle Einsparung durch Elimination redundanter Transistoren FSL Funktionalität durch Anhängen eines static / semi-static hold Blocks Inverter (+8T) SL Data Rail (+19T) HL Data Rail (+4T) SL Parity Rail (+20T) HL Pairty Rail (+4T) Kosten (2 log. Eingänge) Summe: 55T

11 11 Optimierung mit NMOS – Pass-Transistorlogik Eigenschaften Verknüpfung über mehrere Gatterstufen hinweg ohne Verbindung mit Versorgungsspannung MOS-Transistor als nahezu idealer Schalter Vorteil Platzersparnis bei Logikrealisierung und Verbindungen Nachteil Sinkende Spannungspegel bei zunehmender Logiktiefe  Signalauffrischung

12 12 Optimierung mit NMOS – AND Gate (mixed MOS) ~Signalauffrischung? Schaltzeiten? -NMOS / CMOS Mischung Pull-down Inverter (+8T) SL Data Rail (+22T) HL Data Rail (+8T) SL Parity Rail (+14T) HL Pairty Rail (+8T) Kosten (2 log. Eingänge) Summe: 60T + Pull-down optimierbar

13 13 Optimierung mit NMOS – Martin Design Signalauffrischung? Schaltzeiten? NMOS / CMOS Mischung Delay! Inverter (+8T) SL Data Rail (+12T) HL Data Rail (+4T) SL Parity Rail (+4T) HL Pairty Rail (+4T) Kosten (2 log. Eingänge) Summe: 32T 0 0 1 1 0 1 1 0 0 0 1 1 1 1 0 0 0 1 1 0 1 0 0 1 XOR Data Rail = 0 XOR Parity Rail = 0XOR Parity Rail = 1 XOR Data Rail = 1 Output = InputOutput: Data Rail = 0 Parity Rail = NXOR Parity Rail

14 14 Zusammenfassung CMOS hat gegenüber FPGA keine wesentlichen Vorteile Ausgehend von einer wiederkehrenden Grundstruktur nur minimale Optimierung möglich Grundstruktur scheint „unantastbar“ NMOS für Dual Rail Logic ungeeignet  minimale(?) Ausbeute zu welchem Preis? Aufpreis gegenüber konventioneller Logik CMOS …. Faktor 10 FPGA ….. Faktor 6

15 15 Vielen Dank für die Aufmerksamkeit

16 16 0 0 1 1 0 1 1 0 0 0 1 1 1 1 0 0 0 1 1 0 1 0 0 1 XOR Data Rail = 0 XOR Parity Rail = 0XOR Parity Rail = 1 XOR Data Rail = 1 Output = InputOutput: Data Rail = 0 Parity Rail = NXOR Parity Rail