Präsentation herunterladen
Die Präsentation wird geladen. Bitte warten
Veröffentlicht von:Rebekka Raden Geändert vor über 10 Jahren
1
1Ausgewählte Themen des analogen Schaltungsentwurfs Zusammenfassung Einführung Teilchendetektore – Sensorstrukturen, Verstärker, Rauschen, Geschwindigkeit MOS Transistor, Schwellespannung, Sättigung Rückkopplung, DC Versärkung, Eingangs-/Ausgangswiderstand AC Analyse, Theorie, Übertragungsfunktion, Impulsantwort, Einfluss von Rückkopplung, Zeitkonstanten, Formeln für Zeitkonstanten, Übertragungsfunktion von CS Verstärker Einfache Verstärker, CS, Sourcefollger, Kaskade, Kaskode ADCs, Komparator, Switched-capacitor Schaltungen (Ladungspumpen, Verstärker), Current-mode Schaltungen Stromquelle als Last, Stromspiegel Differentielle Verstärker – 1. 2. und 3. Stufig, Geschwindigkeit, Stabilität Einfach- und Doppeldifferentielle Verstärker, CM Rückkopplung, Rail-to-Rail Verstärker, Leistungsverstärker Front-End Elektronik für Teilchendetektore, Filter, ADCs Transtortheorie Rauschen Beispiele
2
2Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
3
3Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
4
4Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
5
5Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
6
6Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
7
7Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
8
8Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
9
9Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
10
10Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
11
11Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
12
12Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle 3I
13
13Ausgewählte Themen des analogen Schaltungsentwurfs Nonidealities of simple Current Memory Cells V I Output Resistance Charge Injection Nonlinearity Biasing
14
14Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
15
15Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
16
16Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
17
17Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle
18
18Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
19
19Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
20
20Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
21
21Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen !!!
22
22Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
23
23Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
24
24Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
25
25Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen !!!
26
26Ausgewählte Themen des analogen Schaltungsentwurfs Stromspeicherzelle - Fehlerquellen
27
27Ausgewählte Themen des analogen Schaltungsentwurfs An Active Current Memory Cell Simple Idea, only one problem solved
28
28Ausgewählte Themen des analogen Schaltungsentwurfs Better Implementation Three problems solved
29
29Ausgewählte Themen des analogen Schaltungsentwurfs Active Current Memory Cell with Switches Shown Wr Rd InOut
30
30Ausgewählte Themen des analogen Schaltungsentwurfs Current Memory Cell with Current Replication Wr Rd InOut
31
31Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC Principle Current Memory Cell -Iref Store +Iref 2X Sig Too High Too Low
32
32Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC with four Current Cells Wr Rd Ck Add/Sub Wr Rd Wr Rd Ck Add/Sub Wr Rd Ref Too High Too Low Too High Too Low
33
33Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC with for Cells – Illustration 1 2 3 4 5 6 Go to 3…
34
34Ausgewählte Themen des analogen Schaltungsentwurfs wrrrnc lt ncccwr nc lt rdlt rd wrncrr rdlt rd ncwrcc rrnc rd lt ncccwr rd lt rdlt rd wrncrr rdlt rd ncwrcc SS 2(S-h 0 R+l 0 R) 2(2(2(2(S - h 0 R + l 0 R) - h 1 R + l 1 R) – h 2 R + l 2 R) – h 3 R + l 3 R) = Res wrrrnc lt S h0h0 l0l0 h1h1 l1l1 h2h2 l2l2 h3h3 l3l3 sample state 1sample state 2state3state4 state1state2state3state4sample state 1 2(2(S-h 0 R+l 0 R)-h 1 R+l 1 R) 2(2(2(S-h 0 R+l 0 R)-h 1 R+l 1 R)–h 2 R+l 2 R) memory cell comparator rd – read wr – write nc – not connected r – reset c – compare lt - latched States: 1.2. 3.4. 1.2. 3.4. ck2ck1ck3ck4 ck6ck5ck7ck8ck9 Res
35
35Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 2) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L W R 1 2 3 4 5 6 7 1 2 3 4 5 6 7 77 7 77 66 55 5 4 3 5 4 3 66 77 3
36
36Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 3) 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 Reg. cascode Double sampling DEPFET NC W R R C C L L W R R C C L L W R Z 77 66 55 44 5 4 5 4 66 77 4
37
37Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 4) Reg. cascode Double sampling DEPFET R R W NC L L R R R W R L L R R W R 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 C 77 66 55 44 5 4 5 4 66 77 4
38
38Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 5) 77 Reg. cascode Double sampling DEPFET R R NC W L L C C R W R L L C C R W 5 4 3 2 1 5 4 3 2 1 66 77 Z 77 66 55 44 33 55 66 77 5
39
39Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 6) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L R W 77 5 4 3 2 1 5 4 3 2 1 66 77 1 77 66 55 44 33 55 66 77 5
40
40Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 7) Double sampling NC W R R C C L L W R R C C L L Reg. cascode DEPFET R W 77 66 5 4 3 2 5 4 3 2 66 77 2 77 66 55 44 33 22 66 77 6
41
41Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 8) Double sampling R R W NC L L R R R W R L L R R Reg. cascode DEPFET R W 77 66 5 4 3 2 5 4 3 2 66 77 2 77 66 55 44 33 22 66 77 6
42
42Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 9) Double sampling R R NC W L L C C R W R L L C C Reg. cascode DEPFET R W 77 66 55 5 4 3 5 4 3 66 77 3 77 66 55 44 33 22 11 77 7
43
43Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 10) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L W R 77 66 55 5 4 3 5 4 3 66 77 1 2 3 4 5 6 7 1 2 3 4 5 6 7 77 3 7
44
44Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 11) Reg. cascode Double sampling DEPFET NC W R R C C L L W R R C C L L W R 77 66 55 44 5 4 5 4 66 77 4 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 Z
45
45Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 12) Reg. cascode Double sampling DEPFET R R W NC L L R R R W R L L R R W R 77 66 55 44 5 4 5 4 66 77 4 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 C
46
46Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 13) Reg. cascode Double sampling DEPFET R R NC W L L C C R W R L L C C R W 77 66 55 44 33 55 66 77 5 77 5 4 3 2 1 5 4 3 2 1 66 77 Z
47
47Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 14) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L R W 77 66 55 44 33 55 66 77 5 77 5 4 3 2 1 5 4 3 2 1 66 77 1
48
48Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 15) Double sampling NC W R R C C L L W R R C C L L Reg. cascode DEPFET R W 77 66 55 44 33 22 66 77 6 77 66 5 4 3 2 5 4 3 2 66 77 2
49
49Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 0) Double sampling R R W NC L L R R R W R L L R R Reg. cascode DEPFET R W 77 66 55 44 33 22 66 77 6 77 66 5 4 3 2 5 4 3 2 66 77 2
50
50Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 1) Double sampling R R NC W L L C C R W R L L C C Reg. cascode DEPFET R W 77 66 55 44 33 22 11 77 7 77 66 55 5 4 3 5 4 3 66 77 3
51
51Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 2) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L W R 1 2 3 4 5 6 7 1 2 3 4 5 6 7 77 7 77 66 55 5 4 3 5 4 3 66 77 3
52
52Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 3) 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 Reg. cascode Double sampling DEPFET NC W R R C C L L W R R C C L L W R Z 77 66 55 44 5 4 5 4 66 77 4
53
53Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 4) Reg. cascode Double sampling DEPFET R R W NC L L R R R W R L L R R W R 0 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7 C 77 66 55 44 5 4 5 4 66 77 4
54
54Ausgewählte Themen des analogen Schaltungsentwurfs DCDB chip Power DO DI AI 3.24 mm
Ähnliche Präsentationen
© 2024 SlidePlayer.org Inc.
All rights reserved.