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1 3.4 CPU-Chips und Busse 3.4.1 CPU-Chips © Béat Hirsbrunner, University of Fribourg, Switzerland7. Dezember 2005.

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1 1 3.4 CPU-Chips und Busse CPU-Chips © Béat Hirsbrunner, University of Fribourg, Switzerland7. Dezember 2005

2 Computer-Busse (1/2)

3 Computer-Busse (2/2)

4 Busbreite

5 Bustaktung - Synchrone Busse (1/2) Annahmen T x = 25 ns Zeit der Aenderung eines Signals = 1 ns Lesen vom Speicher ab dem Zeitpunkt, an dem die Adresse stabil ist 40 ns Bedingungen (zum Lesen) (T 1 - T AD ) + T 2 + (0.5*T 3 - T DS ) = 46.5 ns 40 ns (0.5*T 1 - T M ) + T 2 + (0.5*T 3 - T DS ) = 37 muss hinreichen um die Daten auf den Bus zu bekommen nach der Assertion von MREQ und RD

6 Bustaktung - Synchrone Busse (2/2)

7 Bustaktung - Asynchrone Busse

8 Busarbitration (1/2)

9 Busarbitration (2/2)

10 Busoperationen (1/2)

11 Busoperationen (2/2)

12 Beispiele von CPU-Chips Pentium II Abwärtskompatibilität Pentium II (1998) ist abwärtskombatibel bis zum 8088 (1978) !!! Aus der Sicht der Software Volle 32-bit-Maschine Gleiche ISA (Instruction Set Architecture) wie (1986) Aus der Sicht der Hardware Kann einen physischen Speicher von 64 GB (= 2 36 Byte) adressieren Kann Daten in Einheiten von 64 bit mit dem Speicher austauschen Auf der Mikroarchitektur Ebene (cf. Fig. 1.2 !) Ähnlich wie Pentium Pro (1996) mit MMX-Instruktionen Superskalare RISC-Maschine (cf. Fig. 2.6) Zweistufiges Cache-System 1. Stufe: auf dem Chip je 16 KB für Daten und Instruktionen 2. Stufe: 512 KB für Daten und Instruktionen, 32-Byte-Cache-Leitung CPU-Takte: min 233 MHz, max ~1 GHz

13 13 Zwei primäre externe synchrone Busse Speicher-Bus E/A-Geräten-Bus (PCI Standard) Multiprozessoren Architektur Zwei CPU können sich den gleichen physischen Hauptspeicher teilen ! Ganz neue Baueinheit: SEC (Single Edge Cardridge) Grosse kunststoffbox (14 cm * 6.3 cm * 1.6 cm) Enthält: Prozessor, L1- und L2-Cache, 242 Pins (cf. Fig. 3.43) Abgegebene Hitze: Watt (!!), je nach Taktfrequenz 3 Zustände: Aktiv Schlummert Tiefschlaf (Cache und Register werden beibehalten; Uhr und alle interne Einheiten werden abgeschaltet. Frage: kann er träumen?) 242 Pins (cf. Fig. 3.44) Pipelining (cf. Fig. 3.45)

14 14 8 Bustransaktionen können gleichzeitig ablaufen 6 Phasen pro Transaktion: Arbitration, Req, Error, Snoop, Resp, Data

15 Busbeispiele

16 16

17 17

18 UltraSparc II (1/2)

19 UltraSparc II (2/2)

20 picoJava II


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