Die Präsentation wird geladen. Bitte warten

Die Präsentation wird geladen. Bitte warten

Computerorientierte Physik VORLESUNG und Übungen Vorlesung Zeit: Mo., 10.15 – 11.45 Uhr Ort: Hörsaal 5.01, Institut für Physik, Universitätsplatz 5, A-8010.

Ähnliche Präsentationen


Präsentation zum Thema: "Computerorientierte Physik VORLESUNG und Übungen Vorlesung Zeit: Mo., 10.15 – 11.45 Uhr Ort: Hörsaal 5.01, Institut für Physik, Universitätsplatz 5, A-8010."—  Präsentation transkript:

1 Computerorientierte Physik VORLESUNG und Übungen Vorlesung Zeit: Mo., – Uhr Ort: Hörsaal 5.01, Institut für Physik, Universitätsplatz 5, A-8010 Graz Übungen: als Projektarbeiten in Gruppen (ca. 5 Studierende) allg. Besprechung nach der Vorlesung ( Uhr) detaillierte Projektbesprechungen: wöchentlich ca. 1 Stunde, Vereinbarung mit jeder Projektgruppe einzeln.

2 Grundlagen der Hardware Die wichtigsten Hardwaregruppen Kommunikation über Daten-, Control- und Adressbus Aufbau des Memory Einige Schnittstellen (parallel, seriel) Aufbau der Prozessorbefehle

3 Grundlagen Hardwaregruppen und ihre Kommunikation CPU Control Bus Daten Bus Adress Bus Clock Memory Peripherie InterruptDMAPIASIA

4

5 Memory RAM: Random Access Memory statisch: Flip-Flop dynamisch: (Ladung eines Kondensators) refresh Datenbreite: 1-Bit 1-Byte (8 Bit), unteres/oberes Halbbyte(4 Bit) 1-Word (16 Bit) double Word (32 Bit) quad Word (64 Bit) Adressierung:Speicherchips unterschiedlicher Organisation (1Bit x 64k, 8Bit x 8k) Ansprechen über Adressbus, Chip-Select (CS) und Read-Write (RW) Signale

6 Memory Organisation 8 x 32k 8 x 8k 8-Bit bidirektionaler Datenbus (Tri-State-Buffer) 8 x 8k Adressbus A0-A12 Enable, R/W Controlbus Enable, R/W Codierung CS A13-A14

7 Memory Management Aufgabe: Verwaltung des Speichers, virtueller Speicher Einteilung: Segmente (Selektor, Offset, Descriptor) abh. ob Real-Mode oder Protected Mode Code-Segmente Daten-Segmente Stack-Segmente Paging (DIR, TABLE,OFFSET) DIR: Page Directory TABLE: Page table OFFSET: Adresse in der Page (4kB) Speichermodelle: flacher-, segmentierter-, virtueller Adressraum

8

9 Peripherie Memory mapped: Vorteil: Adressierung wie Memory großer Adressierraum alle Adressierungsarten der CPU Nachteil: schlechte Strukturierung, höhere Anforderungen an Systemdesign (Memory Management) Eigene I/O Adressierung: (Input/Output) Vorteil: Übersichtliches Systemdesign Spezifische Hardwarebehandlung Nachteil: Mehr Aufwand für CPU Eigene Befehle, mehr Signalleitungen

10

11 Interrupt System Aufgabe: Beeinflussung des Programmablaufes durch äußere Ereignisse. NMI: non maskable Interrupt: nicht vom Programm ignorierbarer Interrupt z.B. Reset MI: maskable Interrupt vom Programm kann entschieden werden, ob Interrupt ermöglicht werden soll. z.B. Tastaturbetätigung Interrupt Controller: intelligenter Baustein Maskierung einzelner Interrupts, Prioritäten, Kaskadierbar

12

13 DMA: Direct Memory Access Aufgabe: Externer schreib-lese-Zugriff aufs Memory Ablauf: Nach Anforderung Stillstand der CPU Freigabe von Adress-, Daten- und Controlbus Übernahme der externen Kontrolle Anwendung: schnellere externe Hardware (früher) (Multiprozessor Anwendungen) Controller: Intelligenter Baustein Maskierbar, Kaskadierbar, ähnlich Interruptcontroller

14

15 PIA: Parallel Interface Adapter Aufgabe: Übergang vom internen Bussystem auf externe mehr-Bit (8 Bit, 16 Bit) Datenverbindung z.B. parallele Druckerverbindung Controller: Intelligenter Baustein individuelle uni-direktionale und bidirektionale Programmierung einzelner Leitungen Hand-shake-logik

16 LPT Ports (IEEE 1284) 8 bit Data Leitungen(Ausgänge, bidirektional) 5 bit Status Leitungen (Eingänge) 4 bit Control Leitungen(Ausgänge) Basis Adresse (Data): 3BC (LPT1:)378 (LPT2:)278 (LPT3:) Status: 3BD Control: 3BE37A27A LPT Versionen: Standard PS/2 (bidirektional) Enhanced Parallel Port (EPP) (neu Control, Adressierung) Extended Capability Port (ECP) (bis128 Geräte, Kompr.) 25 pin Sub-D Buchsenleiste 2-9 Data, ground, ca. 2,5mA

17

18

19 SIA: Seriel Interface Adapter Aufgabe: Verbindung des internen Busses zu externer 1-Bit serieller Leitung z.B. RS232 (COM1:, COM2:, etc.) USB, Controller: Intelligenter Baustein Baudrate, Stop-Bits, Synchronisation, Parity Hand-shake Leitungen (Hardware, Software)

20 COM Schnittstelle (RS-232) 9 pol. Sub-D Steckerleiste 1: in DCD (Data Carrier Detect) 2: in RxD (Recieve Data 3: out TxD (Transmit Data) 4: out DTR (Data Terminal ready) 5: ground 6: in DSR (Data set ready) 7: out RTS (Request to send) 8: in CTS (Clear to send) 9: in RI (Ring indicator) (25 pol. Sub-D Steckerleiste) Spannung: -12V V Schwelle: ~ 1,1V Strombegrenzt:~ 10mA-20mA Eingangswiderstand: ~ 10k

21

22 Central Processor Unit (CPU) Registers Arithmetic/Logic Unit (ALU) Execution- Control Interface Floating Point Unit (FPU)

23 Prozessorarten nach Aufbau Auf mehrere elektronische Bauteile (und Platinen) verteilt (Großrechner) Integriert auf einem Chip: Microprozessoren, Microcontroler (+Memory und Peripherie), DSPs (Digitale Sound Prozessoren) (SpezialCPUs)

24 Prozessorbefehle Rechenbefehle: AND, OR, ADD, TEST, CMP, NOP Datenverschieben: MOV, POP, PUSH, IN, OUT, Kontrollbefehle: JMP, CALL, INT, RET, IRET, LOOP als unbedingte und bedingte Verzweigungen PrefixCode1Code2Daten RISC: Reduced instruction set (besonders schnelle optimierte CPU´s) (1 Befehl pro Taktzyklus) DSP: Digitale Signal Prozessoren: besonders schnelle realtime Verarbeitung von Sprache, Musik, Video (oft nur 1 Bit Daten) Beispiel: Befehlsaufbau bei Standard Pc: Intel 80xxx

25 Adressierungsarten Register-Adressierung Memory-Adressierung: direkte, indirekte, indizierte Indiziert: Basis IndexSkalierung Displacement x +

26 Register Rechenregister: AX, BX, CX, (AH, AL, EAX, etc.) Indexregister: BP, SI, DI, SP Flagregister: oder Statusregister Instruction Pointer Segment Register: für Memory Management Control Register: z.B. für Paging

27 ALU-Geschwindigkeit von Prozessoren

28 FPU Geschwindigkeit von Prozessoren

29 Übertragungsgeschwindigkeit CPU-RAM heutiger Pcs

30 Übertragungsgeschwindigkeit abhängig von Blockgröße heutiger Pcs

31 Transferrate heutiger Festplatten

32 Preisentwicklung CPU Celeron 2GHz

33 Preisentwicklung Memory 256MB

34 Preisentwicklung Festplatte 40GB

35 Miniaturisierung in der Halbleitertechnologie 1. Moore´sche Gesetz (G.Moore, IEDM Tech. Dig.11, 1975) J.Birnbaum, R.S.Williams in Phys.Today 53, 38(2000)

36 Miniaturisierung in der Halbleitertechnologie 2. Moore´sches Gesetz (G.Moore, 1975) J.Birnbaum, R.S.Williams in Phys.Today 53, 38(2000)

37 Wirtschaftliche Grenzen Erzielbarer Gewinn:

38 Grenzen konventioneller Halbleitertechnologie K.L.Wang, J.Nanosci.Nanotech. 2002, 2, 235

39

40 Übungen: Projekte STM: Bildaufnahme, Mo Uhr Computersteuerung eines Modellfahrzeuges Mi Segelboot: Datenerfassung von GPS und Echolot, Di. 11 – 13 Uhr Automatische Erfassung des Lichteinfalles und Kontrastregelung eines Displays, Mi. 15 – xx Uhr


Herunterladen ppt "Computerorientierte Physik VORLESUNG und Übungen Vorlesung Zeit: Mo., 10.15 – 11.45 Uhr Ort: Hörsaal 5.01, Institut für Physik, Universitätsplatz 5, A-8010."

Ähnliche Präsentationen


Google-Anzeigen