Technologietag Baugruppentest Bit Error Rate Test (BERT) durch FPGA Embedded Instruments Thomas Wenzel, GÖPEL electronic GmbH.

Präsentation zum Thema: "Technologietag Baugruppentest Bit Error Rate Test (BERT) durch FPGA Embedded Instruments Thomas Wenzel, GÖPEL electronic GmbH."—  Präsentation transkript:

1 Technologietag Baugruppentest Bit Error Rate Test (BERT) durch FPGA Embedded Instruments Thomas Wenzel, GÖPEL electronic GmbH

2 2 Inhalte der Präsentation 1 2 3 Theorie des Bit Error Rate Test ChipVORX Lösung für BERT Praktische Anwendungen 4Resümee und Ausblick

3 3 Elektrische Link-Abstraktion Source Tx Destination Rx Analog Domain Digital Domain Entscheidend für die Bit Error Rate (BER) ist die Signal Margin, welche der Receiver „sieht“ Threshold Signal Margin Signal Plateau Transfer Cycle Time Ideale Waveform des ÜbertragungssignalsWaveform mit überlagertem Rauschen Rauschen ist eine zufällige Abweichung des nominalen Signals und ist durch Wahrscheinlichkeitstheorie erfassbar Transmitter Receiver

4 4 Einflussfaktoren (Auswahl) Das reale Auge sieht an jeder Stelle und zu jeder Zeit anders aus. Probing koppelt zusätzliche parasitäre Größen ein und verstärkt die Anomalien. Das Verhältnis von Signal Margin to Noise (SNR) ist von fundamentaler Bedeutung. Crosstalking Impedance mismatch Inter-symbol Interference Idealform Multiple Level Timing Effekte Signal Marging Noise Attenuation Offset Hysteresis Jitter

5 5 Bitfehlerwahrscheinlichkeiten Die Bitfehlerrate und das Signal to Noise Verhältnis lassen sich unter bestimmten Annahmen überführen. Dabei sind die Fehler zeitlich nicht Gleichverteilt. Es werden Vertrauensintervalle benötigt. Ein typischer Wert sind 100 Fehler. Das führt allerdings zu sehr langen Messzeiten (Bsp.: BER=10 -13 und 2,5 Gbit Link -> 4,5 Tage) Die Wahrscheinlichkeit ein Bit fehlerhaft zu empfangen ist äquivalent der Bit Error Rate bei einer unendlichen Anzahl von übertragenen Bits 0 1 2 3 4 5 6 7 8 9 10 Signal to Noise Ratio (SNR) 1 -4-8 -12-16 -20 -24 Error Probability, (Log) Quelle: Kevin Buchs, Pat Zabinski Basic BER Analysis for serial Data Links

6 6 Prinzipieller Testaufbau Bit Error Rate Tester Tx PRPG Steuerlogik Error Detector Rx PRPG: Pseudo Random Pattern Generator PRPG müssen in der Lage sein die Bit Pattern des finalen Systems annähernd zu replizieren. Typischerweise können BER Tester deshalb in vielen Parametern programmiert werden (Polynom, Datenrate, Signalstärke, Preemphasis, usw.)

7 7 Methode der BER Extrapolation Bit Error Rate Tester PRPG Steuerlogik Error Detector Rx PRPG: Pseudo Random Pattern Generator Durch gezielte Dämpfung lässt sich die Bit Error Rate künstlich anheben (z.B. 10 -5 ). Ein BER Test liegt dann im Bereich <<1s. Über die Relation des BER zu SNR kann dann durch mehrere Messungen auf die tatsächliche BER (Dämpfung=0) extrapoliert werden. Dabei wird angenommen, dass der Transmitter das Rauschen verursacht. Tx Signal Dämpfer

8 8 2ChipVORX Lösung für BERT

9 9 FPGA Elemente für BER Test Field Programmable Gate Array BERT Softcore Programmable Tx Voltage Swing Pre-Emphasis Encoding Polarity Programmable Tx Voltage Swing Pre-Emphasis Encoding Polarity Programmable Rx Equalizer AC/DC coupling Decoding Sampler Programmable Rx Equalizer AC/DC coupling Decoding Sampler Rx Test Access Port (TAP) Tx IP to Pin Silicon integrated Tx unit Silicon integrated Rx unit IP Instrument control I/F  Moderne FPGA bieten programmierbare Transmitter/Receiver.  Dadurch können nativ im Silizium integrierte Instrumente genutzt werden  Durch den programmierbaren Voltage Swing sind BER Extrapolationen möglich  Das IP muss mit dem Rx/Tx Interface Pin verbunden werden  BERT-Lösungen der FPGA Herstellern sind auf das Lab fokussiert und nicht offen

10 10 Überblick über ChipVORX Applikationen Clock Line Universal Frequency Measurement IP RAM Access Test IP Bit Error Rate Test IP Flash Programming IP FPGA TAP Clock Generator Gbit I/O Device Gbit Link Flash Device Adress Data / Ctrl. RAM Device IP = Intellectual Property Adress Data / Ctrl. ChipVORX ist eine Technologie, welche den Einsatz von FPGA embedded Instruments automatisiert und über besondere Features zum IP-Handling verfügt

11 11 ChipVORX BERT IP im Überblick Field Programmable Gate Array Programmable Error Detector and Signature Analyser Programmable Error Detector and Signature Analyser Test Access Port (TAP) IP to Pin Tx unit  ChipVORX nutzt eigene IP, welche ohne Designsynthese rekonfigurierbar sind.  Rx/Tx Parameter und Messwerte werden sofort interaktiv eingestellt und verarbeitet.  Die IP to Pin Verbindung kann durch patentierte Methode „On the fly“ erfolgen Programm able Pseudo Random Pattern Generator Bit Error Rate IP Steuerlogik IP to Pin Rx unit

12 12 Debug Mode und Run Time Mode  Real Time Link Test (GO/NOGO)  Überprüfung auf Bit-Fehler (kein BERT)  Unterstützung durch AAPG (CASLAN)  Automatische Testauswertung AAPG = Automated Application Program Generator  BERT und Augendiagramm Aufnahme  Einsatz spezifischer Panels  Unterstützung durch AAPG (CASLAN)  Übernahme der Parameter „On the fly“ Unit Under Test BERT IP GBit Link JTAG Bus JTAG Controller LAN/USB Interaktiver Mode (Lab Validation) Run Time Mode (Production Test)

13 13 3Praktische Anwendungen

14 14 Basis-Szenarien für BERT Unit Under Test BERT IP GBit Link Unit Under Test BERT IP GBit Link JTAG TAP Loop back scenarioEmbedded Peer-to-peer scenario Unit Under Test BERT IP GBit Link Test Module BERT IP GBit Link External Peer-to-peer scenario  Vorteil: einfaches Handling  Nachteil: fehlende Trennung von Rx und Tx macht die Fehlerdiagnose problematisch  Vorteil: getrennte Rx/Tx Testung ermöglicht klare Fehlerdiagnose  Nachteil: funktioniert typischerweise nur zwischen FGPA mit ChipVORX IP

15 15 Szenario mit multiplen Lanes Unit Under Test GBit Link Lane #1 JTAG TAP  Einsatz von multiplen Gbit Links für höchsten Datendurchsatz (z.B. PCIe x2/x4/x8/x16)  ChipVORX unterstützt den parallelen Test von Multi-Lane Bussystemen  Einsatz multipler Pseudo Random Pattern Generators / Event Detectors  Erkennung von Beeinflussungen zwischen den Kanälen  Verkürzung der Testzeiten GBit Link Lane #N FPGA BERT IP FPGA BERT IP

16 16 Augendiagramm-Visualisierung  Möglichkeiten hängen stark vom verwendeten FPGA ab (Signalauge/BER-Auge)  Neueste FPGA bieten spezielle Features für BER Augendiagramme  Übertragungsparameter und Maskenbereich sind interaktiv frei definierbar  Optimiertes Datenhandling ermöglicht Visualisierungszeiten von etwa 10s Beispiel einer 2-Kanal BERT- Augendiagramm Analyse auf Basis eines Kintex7 FPGA der Fa. Xilinx. Beide Kanäle sind im Aufbau identisch. Links wurde das Auge durch interaktive Pre-Emphasis weiter geöffnet

17 17 Einsatz eines ChipVORX I/O Modules BERT IP GBit Link JTAG TAP  FPGA Modul auf Basis Kintex7 der Fa. Xilinx  8 Gbit Transceivers mit vollem BERT Support  Verfügbarkeit weiterer analoger und digitaler Kanäle  Möglichkeit eigene IP (z.B. für dynamische Funktionstests) zu laden  Kaskadierbar

18 18 4Resümee und Ausblick

19 19 Die Gbit Ralley  Steigende Übertragungsfrequenzen verringern das Plateau und den Cycle to Jitter Ratio.  Bit Error Rate verschlechtert sich ohne Gegenmaßnahmen kontinuierlich  Mittel zur BER Verbesserung sind vor allem AC Coupling, Preemphasis und Equalizing.  Moderne FPGA stoßen in den Bereich von 28GBit/s parallel auf 96 Kanälen vor Plateau Link typeSpeed Tranfer Cycle Time USB3.05 Gbit/s200ps PCI Express 3.08 GT/s125ps Thunderbolt10GBit/s100ps FPGA Link28GT/s36ps Backbone Link40GBit/s25ps

20 20 Es wird grenzwertig  Anomalien durch externes Probing werden zunehmend relevant.  Externe Instrumente spiegeln immer weniger die realen Verhältnisse wieder.  Internes Rx Equalizing im Silizium ist für externe Instrumente nicht reproduzierbar. Quelle: Xilinx Inc. Advanced Product Specification Spartan-6 FPGA GTP Transceivers Chapter: RX Margin Analysis, Page 116

21 21 Zusammenfassung und Ausblick

22 22 Danke für Ihre Aufmerksamkeit Gibt es Fragen? Für weitere Information können sie die folgenden Kontakte nutzen Website www.goepel.comwww.goepel.com E-Mailt.wenzel@goepel.com  (03641) 6896-0