Übung Integrierte Schaltungen

Organisatorisches Termine: Themen dieser Übungen und auch der Hausaufgaben sind klausurrelevant 30.10.’09 20.11.’09 27.11.’09 11.12.’09 08.01.’10 22.01.’10 05.02.’10

Organisatorisches Hausaufgaben: Bei Abgabe aller Aufgaben (komplett, d.h. alle Aufgaben bearbeitet) und mindestens 66% korrekter Lösungen: 2 Bonuspunkte auf die Klausur bzw. Mündliche Prüfungsnote um 0,3 besser Aufgaben werden jeweils am Ende des Termins ausgegeben; Lösungen spätestens bis zum folgenden Termin abgeben Aufgabenblätter sind immer zum jeweiligen Termin auf der Institutsseite unter “Personen” – “Stephan Leuschner” – “Materialien zur UE Integrierte Schaltungen” zu finden Sprechstunde: Montags, 15 – 16 Uhr sowie nach Vereinbarung (Telefonnr. Bzw. Email-Adresse siehe Institutshomepage) http://mikro.ee.tu-berlin.de http://www.meis.tu-berlin.de

Integrierte Schaltungen Herstellung einer integrierten Schaltung im CMOS Prozess (Beispiel: NMOS/PMOS) Integrierte R, L, C und Dioden im CMOS-Prozess Entwurf einer IC mit CAD-Software (Beispiel: Cadence Suit)

Herstellung einer integrierten Schaltung Verfügbare Technologien: Bipolar-Prozess (schneller, höhere Verstärkung, großer Flächenbedarf, große Verlustleistung, geringere Ausbeute als CMOS) CMOS-Prozess (höhere Integration, weniger Verlustleistung, langsamer als Bipolaren) BiCMOS-Prozess (Vereint die Vorteile der Bipolar- und der CMOS-Technologie, die Herstellung ist aber um 10-20% teurer als mit einem reinen CMOS-Prozess) NMOS-Prozess (kleinerer Flächenbedarf als CMOS aber höhere Verlustleistung, heutzutage nicht mehr benutzt)

Komplementär-Kanal-MOS-Technik (CMOS) Sehr geringe Ruheverlustleistung in digitalen Schaltungen: es fließt nur ein geringer Strom im durchgeschalteten Zustand (Sperrstrom) Sehr hohe Eingangsimpedanz, rein kapazitiv Herstellung: Das Polysilizium-Gate wirkt als Maske und schützt das untere Gate-Oxide (Self-alignment der Source- und Drain-Diffusionen): sehr hohe Auflösung und Präzision CMOS ist die ideale Technologie für sehr hohe Integration (VLSI). Der heutige Marktanteil der CMOS Technologie beträgt über 75%

Teil I CMOS Prozess

Monokristall-Seule (Si) Bearbeiteter Wafer CMOS-Prozess Durchmesser max. 30 cm Einzelne Chips

Lithographischer Prozess Eine integrierte Schaltungen wird mittels verschiedener Schritte gefertigt: Belichtung durch verschiedene Masken Dotierung Chemisches Ätzen Implantation/Diffusion Auftragung/Aufdampfung Behandlung mit hohen Temperaturen

Einzelner Chip: „Die“ Die einzelnen Chips werden nach dem lithographischen Prozess abgeschnitten Alle Chips sind in der Regel identisch: jeder ist eine integrierte Schaltung Draufsicht Seitenansicht

Lithographie Licht (UV) Maske (Glas) Belichtetes Photoresist Wafer: SUBSTRAT (Si) + PHOTORESIST Maske (Glas) Glas + Chrom Belichtetes Photoresist

UV Chrom Maske Belichtetes Photoresist Photoresist Substrat (Si-p)

Belichtung des Photoresists Die chemischen Eigenschaften des Photoresists werden durch die UV-Belichtung geändert Das belichtete Photoresist kann mit speziellen Lösungsmitteln entfernt werden

Funktion: verhindert das Wachstum von SiO2 Aufdampfung Si3N4 Funktion: verhindert das Wachstum von SiO2 Si3N4 SUB P

Maske 1: Channel-Stop Öffnungen (Isolation der Transistoren) + Ätzen des Si3N4 Si3N4 SUB P

Trennung der einzelnen Transistoren: P+ Channel Stop (Implantation) Erhöht die Einsatzspannung der parasitären Transistoren Field Oxide Isolation (thermisches Wachstum, hohe Temperatur). Si +O2→ SiO2, Si wird konsumiert Effektive Substratdotierung Si3N4 SiO2 SUB P P+

Trennung der Transistoren: Field Oxide Isolation (FOX) So genannte „Bird‘s Beaks“ entstehen, weil das Siliziumsoxid teilweise auch unter dem Si3N4 wächst. Dadurch ist die Breite des Transistors kleiner als die, die durch die Maske definiert wird Si3N4 SiO2 Bird‘s Beak Si-Bulk

Trennung der Transistoren: Shallow Trench Isolation (STI) Aufdampfung vom Si3N4 Auftragung des Photoresists UV-Belichtung Nicht belichtetes Photoresist Belichtetes Photoresist Si3N4 Si-Bulk

Trennung der Transistoren: Shallow Trench Isolation (STI) Chemisches Ätzen: nur das belichtete Photoresist löst sich auf Das untere Substrat wird geätzt Aufdampfung vom Siliziumsoxid Ätzen Si3N4 SiO2 Si-Bulk

Oxidwachstum auf der ganzen Fläche Selektives Ätzen des Si3N4: keine Maske wird gebraucht SUB P

Maske 2: N-Wanne Öffnung N-Diffusion (Phosphor, Arsen) SUB P SiO2 n-Well

Thermal Oxide Growth (Gate Oxide): ≈ 4 nm Auftragung des Polysiliziums: (Gate) SUB P SiO2 n-Well

Maske 3: Gate Definition SiO2 SUB P n-Well

Maske 4: Schutzt den PMOS vor der n- Diffusion Self-alignment von Drain und source, das Poly-Gate wirkt als Maske Maske 4: Schutzt den PMOS vor der n- Diffusion Photoresist SiO2 SUB P n-Well

Maske 5: Schutzt den NMOS vor der p- Diffusion p-Diffusion (Bor): Self-alignment von Drain und source, das Poly-Gate wirkt als Maske Maske 5: Schutzt den NMOS vor der p- Diffusion Photoresist SiO2 SUB P n-Well

Maske 6: Eröffnung der Metallkontakte Oxidaufdampfung Maske 6: Eröffnung der Metallkontakte SiO2 SUB P n-Well

Mask 7: Metal 1 Definition Metal1 Beschichtung Mask 7: Metal 1 Definition SiO2 SUB P n-Well

Mask 9: Metal 2 Definition Mask 8: Eröffnung der Vias Metal 2 Beschichtung Mask 9: Metal 2 Definition Mask 8: Eröffnung der Vias SiO2 SUB P n-Well

Draufsicht und Querschnitt des CMOS-Inverters

Package Pins Draht Pad

Packages © AJHD Flip Chip – Pin Grid Array Dual Inline PIN TQFP TEP Ball Grid Array Source: National Semiconductor

Realisierung der Bauelemente (Standard CMOS) Teil II Realisierung der Bauelemente (Standard CMOS)

Integrierte Widerstände (1) Poly Widerstand Resistivity (Ω/□): low Thermal coefficient (ppm/°C): average Voltage coefficient (ppm/V): low Plan Querschnitt © Zsolt M. KOVÁCS VAJNA © Zsolt M. KOVÁCS VAJNA

Integrierte Widerstände (2) Diffusionswiderstand Resistivity (Ω/□): average TC (ppm/°C): low VC (ppm/V): average Well-Widerstand Resistivity (Ω/□): high TC (ppm/°C): high VC (ppm/V): high Hohe Kapazität gegen Substrat © Franco Maloberti

Integrierte Kondensatoren Poly/Poly Term. Coeff: low Volt. Coeff: low Parasitic Cap: average MOS (Poly/Diffusion) Volt. Coeff: high Parasitic Cap: high MIM (Metal/Metal) Parasitic Cap: average/low Nachteil: Cap/µm2 low © Zsolt M. KOVÁCS VAJNA Metal2 SiO2 Metal1 SiO2 Si-p

Integrierte Spulen Die Kapazität gegen Substrat wird minimiert in dem man die obersten Metallschichten verwendet (z. B. Metal 6) Der parasitäre Serienwiderstand wird minimiert in dem man mehrere Metallschichten in parallel verwendet (z. B. Metal 4+5+6)

Integrierter ESD-Schutz n-Wanne + p Diff Sub + n Diff

Layout Querschnitt PAD p+ n+ p+ n+ p+ N-Well Sub p- PAD n p+ n p+ n

Entwurf einer integrierten Schaltung Teil III Entwurf einer integrierten Schaltung

Entwurf einer integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

Entwurf einer integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

Anforderungen (Analog IC) Verstärkung Frequenzbereich Rauschen Linearität Impedanzanpassung Offset Leistungsverbrauch Chipfläche

Entwurf einer Integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

Rechnungen „per Hand“ Bsp.: MOS Gleichungen Triode Sättigung Man schätzt VGS, VDS, gm, ro ab

Entwurf einer Integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

Schematic Schematische Zeichnung der Schaltung mit Symbolen, die die einzelnen Bauelemente darstellen (nMOS, pMOS, R, L, C, Dioden) und ihre Verbindungen. Anderenfalls kann man die Schaltung durch eine Text-Datei beschreiben (Netlist)

Bsp: Schematic (CMOS Inverter)

Bsp. Netlist (CMOS Inverter) simulator lang=spectre global 0 include "/home/ams/ams_HK330/spectre/csx/mcparams.scs" include "/home/ams/ams_HK330/spectre/csx/cmos53.scs" section=cmostm include "/home/ams/ams_HK330/spectre/csx/res.scs" section=restm include "/home/ams/ams_HK330/spectre/csx/cap.scs" section=captm include "/home/ams/ams_HK330/spectre/csx/bip.scs" section=biptm I2 (net2 net11 0 0) modn w=10u l=0.3u as=1.1e-11 ad=1.1e-11 ps=12.2u \ pd=12.2u nrd=0.06 nrs=0.06 m=1 I1 (net2 net11 net9 net9) modp w=25u l=0.3u as=2.75e-11 ad=2.75e-11 \ ps=27.2u pd=27.2u nrd=0.024 nrs=0.024 m=1 V1 (net9 0) vsource dc=3.3 type=dc V0 (net11 0) vsource dc=1.6 type=sine ampl=10m freq=1G simulatorOptions options reltol=100e-6 vabstol=1e-6 iabstol=1e-12 temp=27 \ tnom=27 homotopy=all limit=delta scalem=1.0 scale=1.0 \ compatible=spice2 gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 digits=5 \ cols=80 pivrel=1e-3 ckptclock=1800 sensfile="../psf/sens.output" tran tran stop=10n errpreset=conservative write="spectre.ic" \ writefinal="spectre.fc" annotate=status maxiters=5 finalTimeOP info what=oppoint where=rawfile modelParameter info what=models where=rawfile element info what=inst where=rawfile outputParameter info what=output where=rawfile saveOptions options save=all currents=all useprobes=yes

Entwurf einer integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

Simulation Die Schaltung wird durch ein Modell simuliert, das die physikalischen Eigenschaften der einzelnen Bauelemente beschreibt. Das meistverwendete Modell ist das BSIM-Modell (Berkeley University). Mit dem Simulator kann man verschiedene Analysen durchführen: DC Operating Point (Arbeitspunkt) DC sweep AC (Kleinsignal) Transient-Analyse S-Parameter Noise-Analyse (Rauschen) Periodic Steady-state (Linearität) Monte Carlo (Statistische Analyse)

Bsp: Analog Artist (Transient-Analyse)

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Layout Der Designer verwendet verschiedene Layers die zur Verfügung stehen: Metal, Poly, Active, usw. Er sieht die Draufsicht (in zwei Dimensionen) der IC

Bsp: Layout eines CMOS-Inverters

Entwurf einer Integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

DRC/LVS/Extracted DRC (Design Rules Checker): Kontrolliert, dass die Designregeln erfüllt werden. Diese stellen sicher, dass einige unerwünschte Effekte nicht auftreten und dass die erwünschten Bauelemente korrekt funktionieren. LVS (Layout Versus Schematic): Verifiziert, dass die Bauelemente im Layout denen im Schematic entsprechen) Extracted: parasitäre Kapazitäten und Widerstände werden vom Layout extrahiert Am Ende dieses Prozesses wird die Schaltung (jetzt mit Parasitics) wieder simuliert und kontrolliert, ob die Spezifikationen noch erfüllt sind.

Entwurf einer Integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

Prototypherstellung Layout -> GDS Text-Datei To the Foundry Nach ca. 2 Monaten → Chip

Entwurf einer Integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion

Entwurf einer Integrierten Schaltung Anforderungen Rechnungen „per Hand“ Schematic (Composer) Simulationen (Analog Artist) Layout (Virtuoso) DRC / LVS / Extracted Prototypherstellung Test/Messungen Produktion