MIKROELEKTRONIK, VIEEAB00

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1 MIKROELEKTRONIK, VIEEAB00
Feldeffekttransistoren: MOSFET und JFET

2 Untersuchte Abstraktionsebene
SYSTEM + TEILFUNKTION (MODULE) GATTER (GATE) Vout Vin SCHALTKREIS (CIRCUIT) BAUSTEIN (DEVICE) n+ S D G PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

3 Feldeffekttransistoren:
Prinzip: Steuerung durch Feld MOSFET Typen, Zeichen Herstellung Funktionalität, Charakteristiken Sekundäre Effekte MOS Transistormodelle JFET – Steuerung durch die Sperrschicht eines PN-Übergangs PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

4 Feldeffekttransistoren 1: MOSFET
MOSFET = Metal Oxide Semiconductor FET Metal Channel Oxide Feldstärke in Querrichtung steuert Strömung MOSFET: die Feldstärke in Querrichtung bestimmt die Ladungsträger im Kanal Wichtigster Parameter: die Schwellspannung VT Unipolarer Baustein: Mehrheitsladungsträger leiten Kontroll-Leistung  0 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

5 Feldeffekttransistoren 1: MOSFET
MOSFET: Metal-Oxide-Semiconductor FET Das wird am meisten verwendet Oxyd - Oxyd Verarmungsschicht + Inversionsschicht Bulk Bulk Erster Grundtyp: Verarmungstyp (depletion mode) Zweiter Grundtyp: Anreicherungstyp (enhancement mode) Wichtigster Parameter: die Abschnürspannung U0 Wichtigster Parameter: die Schwellspannung VT (threshold voltage) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

6 Überschau der MOSFET-Typen
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7 Feldeffekttransistoren
Zeichen: n-Kanal Anreicherung n-Kanal p-Kanal p-Kanal Anreicherung n-Kanal Verarmung p-Kanal Verarmung PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

8 MOS Transistor mit Metall-Gate
Struktur in der Tiefe: Source Dotierung Gate Drain Dotierung Dünnoxyd Layout Zeichnung: Source Problem: Metall-Gate – hohe VT Drain Kontakt genaue Maskenan- passung ist notwendig PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

9 MOS Transistor mit Poly-Si Gate
Struktur in der Tiefe : Selbstanpassung Source Dotierung Gate Drain Dotierung Dünnoxyd Layout Zeichnung : Source Vorteile: niedriger VT Drain Kontakt PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

10 nMOS Technologie mit Poly-Si Gate
Ausgang: p-substrat (Si Scheibe) Reinigung, Dann Erzeugung dickes SiO2 (field oxide) durch Oxydation PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

11 nMOS Technologie mit Poly-Si Gate
Formung der aktiven Zone durch Photolithographie Beschichtung mit Photoresist Lack, UV Belichtung durch Maske, Entwicklung, Ablösung des belichteten Lacks Ätzung von SiO2, Entfernung des Rests des Lacks Mask1: aktive Zone PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

12 nMOS Technologie mit Poly-Si Gate
Formung des Gates : Erzeugung von Dünnoxyd poly-Si auftragen poly-Si Musterung durch Photolithographie Entwicklung) Belichtung, (Resist, Ätzung von poly-Si, und von Dünnoxyd Mask2: poly-Si Musterung PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

13 nMOS Technologie mit Poly-Si Gate
S/D Dotierung (Implantation) Das Oxyd (dünn und dick) Maskiert die Dotierung Die Selbstanpassung des Gates kommt zustande Auftragung von Phosphor-silikat Glas (PSG) : Passivierung PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

14 nMOS Technologie mit Poly-Si Gate
Öffnung von Kontaktfenstern Photolithographie (Resist, Belichtung, Entwicklung) Ätzung (Übertragung der Musterung) Reinigung Mask3: Kontaktmusterung (Das Gate wird nicht über dem Kanal kontaktiert, sondern seitlich) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

15 nMOS Technologie mit Poly-Si Gate
Erzeugung der Metallbahnen Abscheidung von Al Photolithographie, Ätzung, Reinigung Mask4: Metallisierungsmusterung Das Rezept der Technologie ist festgeschrieben, die vertika-le Struktur wird durch die Maskenfolge eindeutig festgesetzt. Es reicht, die Gebilde auf den Masken anzugeben. Die Gesamtheit der Gebilde auf der Maskenfolge wird layout genannt. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

16 Transistor mit Poly-Si Gate
PSG (Phosfor-Silikat-Glas) Struktur: Source/Drain Dotierung Dünnoxyd Poly-Si Gate Metallschicht, Kontakt Layout: W L PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

17 Funktionalität: Überblick der Arbeitsweise von MOS Transistoren
Physik der Funktionalität Sekundäre Effekte Simulationsmodelle PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

18 Arbeitsweise der MOSFETs
Das einfachste (logische) Modell der Funktion: Nicht leitet (off) / leitet (on) Gate Source (of carriers) Drain | VGS | | VGS | < | VT | | VGS | > | VT | Open (off) (Gate = ‘0’) Closed (on) (Gate = ‘1’) Ron Anreicherungstyp offen leitet PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

19 Arbeitsweise der MOSFETs
n-Kanal Transistor: Elektronen leiten p-Kanal Transistor : Löcher leiten Das Prinzip ist dasselbe wie bei n-Kanal, mit gewechselten Vorzeichen Normally OFF device: bei UGS = 0 „gesperrt" (Anreicherungstyp) Normally ON device: bei UGS = 0 „leitet" (Verarmungstyp) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

20 Überschau der Funktion
Warum werden Feldeffekt-Bausteine NICHT aus Metall gebaut? Weil dort die Dichte der mobilen Elektronen extrem hoch ist. Ein externes Feld ruft eine Ladung im Metall hervor, aber diese Ladung entsteht schon direkt an der Oberfläche, und kann die Leitungs-eigenschaften im Inneren nicht beeinflussen. Im Halbleiter jedoch dringt das Feld ins Innere ein, so entsteht die sog. MOS-Kapazität. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

21 Überschau der Funktion
Bei der MOS Kapazität: Als Reaktion auf elektrisches Feld eine positive Ladung sammelt sich auf der Metall-Elektrode. Im p-Halbleiter erst werden die positiven Ladungsträger abgestossen, so entsteht eine Verarmungszone als die Feldstärke weiter zunimmt, negative Ladungsträger werden von dem Bulk unter das Metall angezogen nachdem die Spannung einen Schwellwert übersteigt, "invertiert“ sich der Typ des Halbleiters, es entsteht die sog. Inversionsschicht. Die Schwellspannung VT – ist die minimale Spannung für die Inversion; sie hängt ab: von den Energieniveaus des Halbleiters, von der Dicke und dem Dielektrizitäts-konstanten des Oxyds, von der Dotierung und dem Dielektrizitäts-konstanten des Si PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

22 Überschau der Funktion
Oberflächenerscheinungen der MOS Kapazität Anreicherung Verarmung Inversion Starke Inversion: UF = 2 F PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

23 Der MOS Transistor MOS Kapazität, ergänzt mit je einer Elektrode an den Rändern n-Kanal Transistor: Elektronen leiten p-Kanal Transistor: Löcher leiten PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

24 Qualitative Funktionalität des MOS Transistors
Wenn VGS > VT, entsteht die Inversionsschicht Elektronen aus der n+ dotierten Source können ins Kanal fliessen n+ das positive Potential der Drain bewirkt die Strömung der Elektronen im Kanal, das positive Potential der Drain stellt eine Sperrspannung für den pn Übergang Drain-Bulk dar n+ n+ die zur Drain gedrifteten Elek-tronen werden hier absorbiert und gelangen in die n+ Region. Damit schliesst sich der Stromkreis. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

25 Qualitative Funktionalität des MOS Transistors
die Ladungsträgerdichte im Kanal hängt von der Spannung VGS ab. n+ n+ Im Kanal entsteht ein Span-nungsabfall, deshalb nimmt die Dicke der Inversionsschicht entlang des Kanals ab. bei der Saturationsspannung VDSsat schliesst sich das Ka- nal an der Drain ab, das ist das sog. pinch-off VDSsat = VGS - VT Nach dem pinch-off arbeitet der MOS Transistor im sog. Sättigungs-betrieb, die Drainspannung VDS hat keinen direkten Einfluss mehr auf den Strom im Kanal. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

26 Qualitative Funktionalität des MOS Transistors
Der Ladungstransport erfolgt durch Driftstrom. Im pinch-off Bereich ist die Feldstärke hoch, die Geschwindigkeit der Ladungsträger ist maximal. Der pinch-off Bereich nimmt die Drainspannung auf. Seine Länge ΔL ist der Spannung proportional, dadurch wird die effektive Kanallänge y‘ gekürzt – Early-Effekt, siehe später. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

27 Spannung-Strom Charakteristiken
Ausgangscharakteristik: ID=f(UDS), Parameter: UGS Transfercharakteristik: ID=f(UGS) Ausgangscharakteristik: In Sättigung (erste Näherung, ohne den Early-Effekt): Stromkonstante Der Schaltkreiskonstrukteur hat Einfluss nur auf die Geometrie des Transistors, auf W und L PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

28 Funktionsbereiche VDSsat = VGS - VT VGS = 2.5V
ID (mA) VDS (V) VGS = 1.0V VGS = 1.5V VGS = 2.0V VGS = 2.5V linear Sättigung VDSsat = VGS - VT Quadratische Abhängigkeit Spannungs-gesteuerter Widerstand Spannungs-gesteuerte Stromquelle 1 2 3 4 5 6 0.5 1.5 2.5 nMOS Transistor, 0.25um, W/L = 1.5, VDD = 2.5V, VT = 0.4V PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

29 Potentialverhältnisse in der MOS Struktur
Oxyd Halbleiter PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

30 Schwellspannung des MOS Transistors
Flat-band Potential: FB F T V + = SB U 2 P Bulk Konstante: PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

31 Charakteristik des Anreicherungstransistors
Inversionsschicht Trioden bereich Sättigungs- bereich PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

32 Die Charakteristik bei einfacher Abstraktion:
Inversionsschicht Für alle Arbeitsbereiche! î í ì > - = T V U wenn F ) ( 2 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

33 Die Funktion bei Sättigung
Inversionsschicht î í ì > - = T V U wenn F ) ( 2 Sättigung: UGD < VT Für alle Arbeitsbereiche! PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

34 Verarmungs(MOS)transistor
Anreicherungstyp mit verschobener Schwellspannung PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

35 Verarmungs(MOS)transistor
Anreicherungstyp mit verschobener Schwellspannung PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

36 Kapazitäten des MOS Transistors
Oxyd Inversionsschicht Bulk S/D – B Kapazitäten: PN Sperrschichten PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

37 Die Gate-Kapazität: x L Polysilicon gate Top view Gate-bulk overlap
Source n + Drain W t ox n + Cross section L Gate oxide PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

38 Sekundäre Effekte Einfluss von UDS auf ID: Early Effekt
Temperaturabhängigkeit Unterschwellstrom (subthreshold current) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

39 Einfluss von UDS auf ID: Early Effekt
Geometrische und effektive Kanallänge Die Sperrschicht des Drain-Bulk Überganges nimmt mit UDS zu, Leff nimmt ab (siehe Early-Effekt beim BJT) Uearly = 1/λ UGS Sättigung ID UDS ID = K(UGS – VT)2(1 + λUDS) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

40 Temperaturabhängigkeit
T2 > T1 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

41 Unterschwellstrom Die Schwellspannung VT ist eigentlich ein „grobes“ Modell. In Wirklichkeit hört der Strom exponentiell mit der Spannung auf. log(ID) [A] VGS [V] 10-12 10-2 unter Schwelle, exponentieller Bereich quadratischer Bereich linearer Bereich VT 0.5 1 1.5 2 2.5 ID ~ ISexp(qVGS/nkT) wobei n  1 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

42 Unterschwellstrom Kontinuierlicher Übergang zwischen ON und OFF
Der Unterschwellstrom ist unerwünscht: deutliche Abweichung vom Schaltermodell I0, n – empirische Parameter, typisch liegt n um 1.5 Slope factor: S = n (kT/q) ln (10) (typisch ist: mV/Dekade) – je kleiner, desto besser, hängt vom Wert von n ab. Reduzierbar mit der SOI Technik: SiO2 Si Si Substrat z.B. SIMOX Technologie PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

43 MOS Transistormodelle
Sie sind notwendig für Schaltkreissimulation (SPICE, TRANZ-TRAN, ELDO, SABER, usw.) Die ältesten und einfachsten Modelle (Level 0, 1,) basieren auf die vorgestellten Gleichungen: Für alle Arbeitsbereiche! î í ì > - = T V U wenn F ) ( 2 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

44 MOS Transistormodelle
Die Komplexität der Modelle wurde immer weiterentwickelt: Level 0, 1, 2, ...n, BSIM3 (Level 49), BSIM4 (Level 54), EKV (Level 55) EKV = Enz-Krummenacher- Vittoz Modell PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

45 Kleinsignalparameter, Ersatzschaltbild
Steilheit Ausgangsleitwert Spannungsverstärkung PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

46 Ausführung in der Praxis
Inversionsschicht Aufnahme mit optischem Mikroskop S G D Aufnahme mit Elektronenmikroskop PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

47 Feldeffekttransistoren 2: Der JFET
FET = Field Effect Transistor – die Bewegung der Ladungs-träger wird durch elektrisches Feld beeinflusst Kanal (Quelle) (Tor) (Senke) Sperrschicht Feldstärke in Querrichtung steuert Strömung JUNCTION FET: die Sperrschicht eines pn-Übergangs sperrt das Kanal ab Wichtigster Parameter: die Abschnürspannung U0 Unipolarer Baustein: Mehrheitsladungsträger leiten Kontroll-Leistung  0 Normally on device: ohne Kontrolle leitet PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

48 Der JFET – die normale Funktion
UGS G S D UDS UDS bewirkt, dass im Kanal Strom fliesst. So wird das Potential im Kanal höher und die Sperrschicht dicker, bis die Abschnürung bei UDS=U0 erfolgt. Bei weiterer Erhöhung von UDS ändert sich das Feld im Kanal kaum mehr. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

49 Der JFET – Charakteristik
Zeichen: Charakteristiken: n-Kanal p-Kanal Steuerbarer Widerstand (siehe MOSFET Trioden- bereich) Ohne Sättigung Sättigung Abschnür-Spannung PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

50 Die Gleichung der Charakteristik
Nur bei Sättigung: PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET