Elektronisch messen, steuern, regeln Digital-Analog-Wandler Analog-Digital-Wandler Abtastung 19.12.01
Prinzip des DAC (DAC = Digital - Analog - Converter) 20= 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 LSB 21= 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 22= 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 23= 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 MSB LSB = Least Significant Bit; MSB = Most Significant Bit 19.12.01
DAC mit R - 2R Leitern 19.12.01
Elektronische Wechselschalter 19.12.01
DAC mit Stromquellen 19.12.01
Doppel Buffer DAC 19.12.01
Bipolar DAC 19.12.01
Offset Binär Code Two‘s Complement Code Spannung Offset Binär 2er Komplement +7/8V 1111 0111 +6/8V 1110 0110 +5/8V 1101 0101 +4/8V 1100 0100 +3/8V 1011 0011 +2/8V 1010 0010 +1/8V 1001 0001 0/8V 1000 0000 -1/8V 0111 1111 -2/8V 0110 1110 -3/8V 0101 1101 -4/8V 0100 1100 -5/8V 0011 1011 -6/8V 0010 1010 -7/8V 0001 1001 -8/8V 0000 1000 19.12.01
Analog - Digital - Messsystem 19.12.01
Sample and Hold Schaltung Das Signal am Eingang des ADC‘s darf sich während der Wandlungszeit nicht ändern. Wird der Schalter geschlossen, so lädt sich der Kondensator Chold auf Ue. Beim Öffnen des Schalters bleibt die Ausgangsspannung Ua auf dem letzten Wert von Ue stehen. Nur der Leckstrom des Schalters und der Eingangsstrom des zweiten Verstärkers lassen die Spannung am Chold langsam wegdriften. 19.12.01
Paralleler ADC Sehr schneller ADC (Konversionszeit = <10 ns) Nur sinnvoll bis 8 Bit Auflösung: Aufwand = 256 Komparatoren Grosser Aufwand: Anzahl Komparatoren = 2(Anzahl Auflösungs-Bit) Aufwand zur Dekodierung steigt auch sehr rasch mit grösserer Auflösung 19.12.01
Prinzip des ADC (ADC = Analog - Digital - Converter) Das analoge Signal wird mit einem (provisorischen) Wert verglichen. Der Vergleich liefert je nach Strategie die notwendigen Korrekturen, bis zur möglichst genauen Annäherung an den analogen Wert. 19.12.01
Sukzessiv Annäherungstyp Vom MSB hinab zum LSB wird jedes Bit zuerst probeweise angelegt und das Resultat verglichen mit dem Eingangssignal. Wird der Wert des Eingangssignals beim Test überschritten, so wird das Bit wieder gelöscht, sonst in allen folgenden Tests als gesetzt betrachtet. Die Anzahl der Test = Anzahl Bit‘s z.B.: (12 Tests für 12 Bit Auflösung) 19.12.01
Zeitdiagramm SAR Zeitbereich 0-1: Start 1-2: Test B3=MSB 2-3: B3=0 6-7: B1=1; (B2=1; B3=0) 7-8: Test B0 =LSB 8-9: B0=0; (B1=1; B2=1; B3=0) 9-10: Ende B3 B2 B1 B0 = 0110 19.12.01
Dual Rampen ADC 19.12.01
Zeitdiagramm Dual Rampen ADC Wird die Integrationszeit T gleich der Periodendauer (oder einem ganz-zahligen Vielfachen) der allgegenwärtigen Netzfrequenz gewählt, so werden davon herrührende Störungen unterdrückt! 19.12.01
Abtastung ADC Analog, kontinuierlich Digital, zeitdiskret 19.12.01
Abtastung mit Rekonstruktion 19.12.01
Signalfrequenz fS = fA * 1 / 25 fA = Abtastfrequenz 19.12.01
Signalfrequenz fS = fA * 1 / 10 19.12.01
Signalfrequenz fS = fA * 1 / 5 19.12.01
Signalfrequenz fS = fA * 1 / 2 19.12.01
Signalfrequenz fS = fA * 24 / 25 19.12.01
Signalfrequenz fS = fA * 26 / 25 19.12.01
Frequenzfaltung Beim Abtasten werden folgende Frequenzen transformiert und dem Nutzfrequenzband „1“ überlagert: Band „2“ unterhalb fA wird gespiegelt und dem Band „1“ überlagert. Band „3“ oberhalb fA weitere Bänder ober- und unterhalb ganzzahliger Vielfachen von fA. Fazit: Vor der Abtastung sind aus dem Signal alle Frequenzen oberhalb fA/2 zu entfernen. 19.12.01
Antialias-Filter Schneidet ein Antialias Filter alle Frequenzen oberhalb fA/2 vor dem Abtasten weg, so kann die Frequenz-Faltung vermieden werden. 19.12.01
Unter- und Über-Abtastung 19.12.01
1 Bit Sigma-Delta (SD) ADC 19.12.01
Dezimations Filter Die hohe Abtastrate kann für den Ausgang ohne Informationsverlust wieder reduziert werden. 19.12.01
SD Signalverarbeitung Durch die hohe Übertaktrate von 500 = 5MHz/(2*5kHz), wird das hohe Quantisierungs-rauschen über das grosse Frequenzband verteilt und damit reduziert. Die Filterung mit digitalen Filtern und die Dezimierung der Ausgabefrequenz ist kostengünstig zu realisieren. 19.12.01
Signal / Rausch Verhältnis (SD ADC) Modulator 19.12.01
Daten heutiger ADC 19.12.01