Vorlesung 1: Analog / Digital DT1 Zbinden Vorteile Analog:Schneller als Digital, ∞ Genauigkeit, teilweise einfachere Schaltungsrealisierung Vorteile Digital:Störungsanfälligkeit, Speicherung von Signalen, keine Fehlerfortpflanzung Vorlesung 2: Zahlendarstellung Nibble:Binärzahl in Gruppe von 4 Bits, 0110 = Nibble MSB:Most significant Bit LSB:Least significant Bit Negative Logik:High = 0, Low = 1, Bsp.: Bremse Zug, Reset Binär-System:Basis: 2 | 2 0,2 1,2 2, ….. | Werte: 0,1 Oktal-System:Basis: 8 | 8 0,8 1,8 2, ….. | Werte: 0-7 Bsp.: “110” = 6 Hex-System:Basis: 16 | 16 0,16 1, ….. | Werte: 0-9,A-F Bsp.: “1011” = B Binär in Hex:1 Nibble ergibt eine Hex-Zahl “ ” = 0xA2 Binär in Oktal:3 Bits ergeben eine Oktal-Zahl “ ” = 41 (Oktal) Einerkomplement: Vorteile: Vorzeichen am ersten Bit erkennbar Nachteil: Null kommt zweimal vor Bildung:Invertieren der Binärzahl:0101  1010 Zweierkomplement Bildung: Invertieren und “+1” addieren Anfangszahl:0110  Dezimal: 6 Invertiert:1001 Addition +1 Resultat:1010  Dezimal: -6 Vorlesung 3: Schaltalgebra / Logikgatter AND- Funktion:OR- Funktion: XOR- Funktion:XNOR- Funktion NAND / NOR benötigen bei der Realisierung weniger Transitioren als ein AND / OR!! NAND = 4 Transistoren, AND = 6 Transistoren Anzahl Schaltfunktionen: F: Anzahl möglicher Schalt- funktionen n: Anzahl Eingangsvariabeln Beispiel mit 2 Eingängen: Vorlesung 4: Teil 1 Boolesche Algebra Rechenregeln und Wichtige Verknüpfungen:Rechenbeispiel für Boolesche Algebra: = AND + = OR = XOR 1

Vorlesung 4: Teil 2 Karnough Diagramm KDNF:Kanonisch disjunktive Normalform KKNF:Kanonisch konjuktive Normalform Systematisches Vorgehen zur Herstellung einer logischen Schaltung 1.) Logische Variabeln einfügen Bsp.: Eingang 1 = A 2.) Zuordnung der physikalischen Zustände auf Werte Bsp.: Motor an = “1” 3.) Wahrheitstabelle aus Eingängen bilden Bsp.: Siehe Tabelle rechts 4.) Für jede Eingangskombination entscheiden, ob Ausgang “0”, “1” oder “d” (d = Don’t care) sein muss 5.) KNF bzw. DNF auf Wahrheitstabelle anwenden 6.) Vereinfachung mit Boolescher Algebra oder KV- Diagramm (In der Tabelle rechts sind Schritt 3, 4 und 5 dargestellt) KV- Diagramm für 2 Eingänge KV- Diagramm für 3 Eingänge KV- Diagramm für 4 Eingänge Vereinfachung mit dem Karnough- Diagramm 1.) Alle Werte von Wahrheitstabelle im KV- Diagram eintragen 2.) Wahl zwischen KNF und DNF | KNF, wenn mehr “1” als “0” 3.) “1” bzw, “0” in 2er, 4er, 8er,… Päckchen zusammenfassen 4.) Durch vergleichen der Eingänge herausfinden, welche Variabeln verschwinden 5.) Resultat aufschreiben Vorlesung 5: Teil 1 Aufbau logischer Gatter Wichtiger Begriff: - Gatteräquivalent: 1 Gatteräquivalent entspricht einem 2-Input NAND Gate = 4 Transistoren - Mass der Komplexität einer Schaltung wird durch die Anzahl der Gatteräquivalent angegeben - Die folgenden Gatter bestehen aus n-Mos-FET bzw. P-Mos-FET (FET = Feldeffekt Transistor) Inverter: NAND- Funktion: NOR- Funktion AND und OR werden aus einem „NAND“ + „Inverter“ hergestellt. Es werden Deshalb 6 Transistoren benötigt Pegelbereich von Logik-Gatter: Vorteile:Solange ein gewisser Pegel nicht unter- bzw. Überschritten wird, haben Störungen keinen Einfluss. Die entsprechenden Pegelwerte können aus dem zugehörigem Datenblatt gelesen werden. 2

Vorlesung 5: Teil 2 Transition Time von Gatter Verzögerungszeit (Propagation delay) Die Verzögerungszeit wird bei 50% vom Ein- und Ausgangssignal gemessen Abb.: Verzögerungszeit Transition Time Die Transition time ist die Zeit, welche ein Gatter benötigt um zwischen zwei stabilen Zuständen zu wechseln. Gemessen wird von 10% bis 90% des Signals. Vorlesung 6: Realisierungsformen Moore’s Law Alle 2 Jahre verdoppelt sich die Anzahl Transistoren auf einem Chip. (Stimmt relativ genau) Standart Bauteil:- Komopnenten mit Fixer FunktionBeispiel: “4x AND Gatter” - Werden in grossen Stückzahlen hergestellt ROM- Typ:- Nichtflüchtiger Speicher - Ideal zur Realisierung von Look-Up Table (LUT) - Einsatzgebiet:Rein kombinatorische Schaltungen, Einfache übersetzung der Wahrheitstablle in LUT - ROM: “Read Only Memorie” - PROM: “Programmable Read Only Memorie” - EPROM: “Eraseable Programmable Read Only Memorie” - EEPROM:“Electrical Eraseable Programmable Read Only Memorie “ PLD- Typen:- PLD: “Programmable Logic Device” || Programmierbarer Baustein, welcher aus einer AND- Matrix(Konjuktion) und einer OR-Matrix(disjunktion) besteht. Eine von beiden Matrizen ist programmierbar. - Einsatzgebiet:Schaltungen die in DNF vorliegen, einfache “Glue-Logic” prototypen - CPLD:“Complex Programmable Logic Device” || CPLD setzt sich aus vielen kleinen PLD’s zusammen - Einsatzgebiet:Zur Lösung komlexer, paralleler kombinatorischer AND/OR-Logik, welche viele Ein- und Augänge benötigt. FPGA-Typ:FPGA:“Field Programmable Gate Array” Mehr Infos in Vorlesung 8 Semi-Custom ASICRegelmässig angeordnete Matrixzellen, die durch Verdrahtungskanäle oder über die Zellen hinweg verbunden werden können. - Vorteile:Grundstruktur kann in hohen Stückzahlen gefertigt werden. - Nachteile:Häufig schlechte Ausnützung, da die Abstufung der Grundstrukturen recht grob. - Einsatzgebiet:Bei Mittleren Stückzahlen. Zur Kostenreduktion und Ablösung von FPGA nach Markteinführung. Full-Custom ASCISStruktur frei wählbar. Ein Chip, welcher spezifisch für den Kunden hergestellt wird. - Vorteile:Kaum Grenzen der Machbarkeit, Kunden spezifische Herstellung, Tiefe Stückkosten - Nachteile:Hohe NRE Kosten, Sehr langer Designprozess, Viel Expertenwissen erforderlich - Einsatzgebiet:In Extrembereichen bezüglich Stromverbrauch, Geschwindligkeit, Chipgrösse,… Zusammenfassung aller Realisierungstypen(NRE: Entwicklungskosten) 3

Vorlesung 7: VHDL - VHDL ist eine Hardware- Beschreibungssprache und keine Programmiersprache. - Es gibt zwei Arten um eine Hardware zu beschreiben. 1.) Behavior  Es wird das Verhalten der Schaltung beschrieben 2.) Structure  Es wird die Struktur der Schaltung beschrieben Was ist VHDL genau?VHDL ist eine beschreibung von elektrischen Verbindungen und Modellierung von elektrischen Phänomenen -Vorteile:Ermöglicht nebenläufige Prozesse - Entity:Schnittstellenbeschreibung - Architecture:Beschreibt Verhalten oder Struktur der Schaltung Vorlesung 8: FPGA Xilinx Spartan 3 Folgende Blöcke beinhaltet die Makrozellen (blau markiert) 1.) Kombinatorische Multiplizierer (18bit x 18 bit) 2.) Block RAM (18k bit SRAM, konfigurierbar) 3.) Digitales Clock Management (DCM, kontrolliert Clockfrequenz und Phasenversatz) 4.) I/O Blöcke: Interface zwischen interner Logik und diversen externen Konfigurationen. Zusätzliches:2 logic cells = 1 Slice FPGA = Zweidimensionales Array von Logikblöcken, die über Routing Kanäle und Schaltmatrizen miteinander und mit I/O verbunden werden. Abb.: Aufbau des Xilinx Spartan 3 ASIC FPGA Trend Abb.: Kosten / Stückzahl Diagramm Design Flow:Übersicht aller Realisierungsformen 4 Hinweis:VHDL Kurzreferenz nicht vergessen!!