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Zuordnung Cache Hauptspeicher Wie wirken Cache und HSP-Organisation zusammen? Wie kann ich ermitteln, was in den Cache geladen wird? Copyright © 2009 Rainer.

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Präsentation zum Thema: "Zuordnung Cache Hauptspeicher Wie wirken Cache und HSP-Organisation zusammen? Wie kann ich ermitteln, was in den Cache geladen wird? Copyright © 2009 Rainer."—  Präsentation transkript:

1 Zuordnung Cache Hauptspeicher Wie wirken Cache und HSP-Organisation zusammen? Wie kann ich ermitteln, was in den Cache geladen wird? Copyright © 2009 Rainer Gerhards

2 Warum Caches? Hauptspeicher zu langsam Cache zu teuer Lösung: Teilmenge in Cache halten! zeitliche Lokalität räumliche Lokalität

3 Organisation des Hauptspeichers Beispielarchitektur Konzeptionell linearer Adressraum Hauptspeichermatrix Adressdekoder für Zeilen Spalten

4 Cache Speicher ähnlich organisiert CacheHauptspeicher

5 Zugriff auf ein Datum Auswahl Zeile Übertrag in Register für Wortselektion Auswahl des gewünschten Speicherwortes CPU-Register Laden in CPU-Register

6 Zugriff auf ein Datum – Cache! Auswahl Zeile Auswahl des gewünschten Speicherwortes Übertrag in Cache Laden in CPU-Register CPU-Register

7 Aufteilung der phys. Adresse Etikett (Tag)IndexWortbits Beispiel: 20 Bit Adresse (1 MB), 1K Cache, Blockgröße 8 Byte Bit 1024/8 Bytes = 128 Einträge Werte von 0 bis 7 Speicher hat 1024 mal 1024 Bytes 7 Bit Bit

8 Wortbits… CPU-Register Wortbits sind immer 0! Innerhalb der Zeile wird mit Wortbits adresiert!

9 Adressierung im Cache CPU-Register TagIndex

10 Beispielrechnung Etikett (Tag)IndexWortbits F 6 D 2 Adresse In Binär umwandeln! 2. Einzelne Bitfelder abtragen!

11 Beispielrechnung Etikett (Tag)IndexWortbits F 6 D 2 Adresse In Binär umwandeln! Einzelne Bitfelder abtragen!

12 Beispielrechnung Etikett (Tag)IndexWortbits F 6 D 2 Adresse In Binär umwandeln! Einzelne Bitfelder abtragen!

13 Beispielrechnung Etikett (Tag)IndexWortbits F 6 D 2 Adresse In Binär umwandeln! Einzelne Bitfelder abtragen!

14 Beispielrechnung Etikett (Tag)IndexWortbits F 6 D 2 Adresse Die Cache-Line beginnt auf Adresse 4F6D0. Es muss nämlich zu Anfang der Cache-Line adressiert werden, die Wortbits werden daher auf 0 gesetzt.

15 Ein Cache Miss… Zugriff auf 4F6D2 Index Tag: ungleich Cache-Miss!

16 Also Cache-Line lesen… Übertrag in Cache Zugriff auf 4F6D2 Auswahl Zeile 4F6D0 Tag auf setzen

17 Weiter wie bei Cache-Hit… Auswahl des gewünschten Speicherwortes 010 Laden in CPU-Register CPU-Register Zugriff auf 4F6D2

18 Fazit Es wird immer eine ganze Cache-Line geladen Die Adresse der Cache-Line erhält man, indem man die Wortbits auf 0 setzt Bei assoziativen Caches ist Cache- Speicher n-fach je Index vorhanden


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