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Institut für Angewandte Mikroelektronik und Datentechnik Course and contest Results of Phase 4 Vincent Wiese Selected Topics in VLSI Design (Module 24513)

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Präsentation zum Thema: "Institut für Angewandte Mikroelektronik und Datentechnik Course and contest Results of Phase 4 Vincent Wiese Selected Topics in VLSI Design (Module 24513)"—  Präsentation transkript:

1 Institut für Angewandte Mikroelektronik und Datentechnik Course and contest Results of Phase 4 Vincent Wiese Selected Topics in VLSI Design (Module 24513) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik1

2 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Content 1VHDL Improvements 2Synthesis Changes 3Cadence Approaches 4Final Results and Metric © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

3 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik VHDL Improvements registers between multipliers and carry-save adders additional pipeline stages in the CPA  2 instead of 3 full adders in the critical path  new (old) results on FPGA after synthesis: frequency:588 MHz(505) # R:399(328) # LUT:334(355) # pipeline stages: © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

4 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Synthesis Changes removed some synthesis options after testing their influences on the metric - gate_clock, - retime, - timing_high_effort_script new optimal library: COREHVTtyp12V new old Frequency:1299 MHz (0,77ns) 1205 MHz (0,83ns) Pdyn:14,47 mW 13,02 mW Pleak:86,1 nW 95,7 nW Metric:1,759*10^18 1,405*10^18[(MHz)³/W²] © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

5 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Cadence Approaches optimal core utilization: 90% tried some options by heuristical proceeding: - height/width ratio - optimizations - timing driven routing  all led to a worse metric power planting: space between rings decreased for 2 to 0,5 µm © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

6 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Final Results and Metric © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

7 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Final Results and Metric © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

8 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Final Results and Metric hold-time slack:+0,009 setup-time slack: -0, © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

9 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Final Results and Metric frequency 1033 MHz (0.968 ns) dynamic power11,8667 mW leakage power86,0874 nW area8253 / 9169 µm²(90,01 % core utilization) (design_report / encounter core area) metric1,079 * 10^18[(MHz)³/W²] © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

10 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Thank you! © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik


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