Technische Informatik II

Präsentation zum Thema: "Technische Informatik II"—  Präsentation transkript:

1 Technische Informatik II
(für Bachelor) Vorlesung 4: Implementierung kombinatorischer Schaltungen , v7 Themen: Schaltnetzrealisierung Praktischer Schaltungsentwurf, PLA, PAL FI, FO, Hazards Quellen: Zum Teil aus den Unterlagen „Digitale Systeme“, Prof. Schimmler, Prof. Loogen

2 Praktische Grundfunktionen
Realisierung verwendet DNF oder KNF (SOP, POS), also hauptsächlich AND- und OR- Funktionen. In der Praxis NAND und NOR (Technologie und Ressourcenabhängig).

3 Praktische Grundfunktionen
Konjunktion (AND) y = x0 x1 x2 y = x0 + x1 + x2

4 Praktische Grundfunktionen
Disjunktion (ODER) y = x0 + x1 + x2 y = x0 x1 x2

5 Realisierung einer Funktion in DNF mit NAND Gattern (Beispiel)
Grundfunktion ab + ab Funktion in DNF

6 Realisierung einer Funktion in KNF mit NOR Gattern (Beispiel)
Grundfunktion (a+b) · (a+b) Funktion in KNF

7 Funktion eines Dekodierers (Decoder)
Decoder-Verhalten

8 Realisierung eines Dekodierers (Decoder)
X0 x1 x2 X0 x1 x2 Realisierung

9 Funktion eines Multiplexers
y … eN-1 x0 … Xn-1 N = 2n MUX-Verhalten Einer aus vielen Eingängen wird nach Ausgang y durchgeschaltet

10 Funktion eines De-Multiplexers
… y0 e yN-1 x0 … Xn-1 N = 2n DEMUX-Verhalten Ein Eingang wird auf einer aus vielen Ausgänge durchgeschaltet

11 Funktion eines Vergleichers
Bit-Vergleicher Realisierung

12 Arithmetische Grundfunktionen
Computer-Arithmetik In diesem Abschnitt sollen einige grundlegende Techniken vorgestellt werden, mit denen in Computern arithmetische Operationen ausgeführt werden. Das dabei erworbene Wissen werden wir später in den Abschnitten über Schaltwerke, ALU-Aufbau und Rechnerarchitektur vertiefen. Addition Wir kennen bereits einen Volladdierer. Es ist ein Schaltnetz mit drei Eingängen a, b, cin und zwei Ausgängen s und cout. Der Volladdierer ist in der Lage, drei Bits zu addieren und das Ergebnis als 2-Bit-Zahl auszugeben. Das Ergebnis der Addition liegt zwischen 0 und 3 und ist daher in zwei Bits zu codieren. Wir sehen hier das Schaltbild eines Volladdierers und im folgenden seine Wertetabelle: a b cin VA cout s

13 Voll-Addierer (VA) a b cin s cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0
Häufig realisiert man einen Volladdierer nicht in DMF sondern in einer mehrstufigen Form, wobei man sogenannte Halbaddierer benutzt. Halbaddierer sind Schaltnetze, die zwei Bits addieren können (und demzufolge ein Ergebnis im Bereich 0 bis 2 produzieren). Durch Zusammenschalten von zwei Halbaddierern und einem Oder-Gatter erhält man die Funktionalität eines Volladdierers. Wir sehen im folgenden das Schaltsymbol eines Halbaddierers, seine Wertetabelle und den Aufbau eines Volladdierers aus Halbaddierern.

14 Halb-Addierer Eingang Ausgang A B S C 1
Zwei Zahlen A und B, je 1 Bit werden addiert, um die Summe S und den Übertrag C zu berechnen: Eingang Ausgang A B S C 1 S A B = + HA A B S C C = A B S A B C C A B S

15 Volladdierer aus zwei Halbaddierern
a b a b cin HA C A B S HA cout s HA Volladdierer aus zwei Halbaddierern und einem Oder-Gatter cout s

16 VA VA VA VA VA Overflow 2-Komplement (Überlauf) an-1bn-1cinn-1
Nun wollen wir aber in der Regel längere Operanden addieren, zum Beispiel die Binärzahlen A= an- 1an-2...a1a0 und B= bn-1bn-2...b1b0 . Natürlich könnte man ein dafür erforderliches Addierwerk in DNF oder DMF aufbauen. Dies bringt aber eine Reihe von Problemen mit sich: Für jedes n ergibt sich eine völlig andere Realisierung. Das Fan-in und das Fan-out an den Gattern wächst polynomial mit n. Insbesondere wegen dieser zweiten Eigenschaft ist der zweistufige Aufbau z.B. in DMF nicht sinnvoll. Stattdessen verwendet man im einfachsten Fall eine Kette von Volladdierern, die im Grunde genau das machen, was wir von der Addition in der „Schulmethode“ kennen. Man beginnt mit den LSBs (least significant bits), addiert diese, erzeugt einen Übertrag, mit dessen Kenntnis man das nächste Bit bearbeiten kann, usw. Ein entsprechendes Schaltnetz sieht dann so aus: an-1bn-1cinn-1 an-2bn-2cinn-2 a2 b2 cin2 a1 b1 cin1 a0 b0 cin0 = 0 VA VA VA VA VA =1 Overflow 2-Komplement (Überlauf) coutn-1 sn-1 coutn-2 sn-2 cout2 s2 cout1 s1 cout0 s0

17 Programmierbare Grundstrukturen
Produkt Terme OR-Verknüpfung DNF-Implementierung in 2 stufiger AND/OR/NOT Logik

18 ROM: Read Only Memory (Festwert-Speicher)
ROM-Programmierung ROM: Read Only Memory (Festwert-Speicher) Abstrakte ROM-Programmierung

19 PLA: Programmable Logic Array
PLA-Programmierung PLA: Programmable Logic Array Abstrakte PLA-Programmierung

20 PLA: Programmable Logic Array
PLA-Programmierung PLA: Programmable Logic Array Abstrakte PLA-Programmierung

21 Praktische Betrachtungen zum Schaltungsentwurf
Fan In FI : Eingangslastfaktor Fan Out FO : Ausgangslastfaktor Ausgangs-Belastbarkeit FO > 8 Da 8xFI als Last vorhanden

22 Praktische Betrachtungen zum Schaltungsentwurf
Verzögerungszeiten tHL, tLH Spannung Zeit Ausgang (ideal Verhalten) (Real-Verhalten)

23 Praktische Betrachtungen zum Schaltungsentwurf
Verzögerungszeiten tHL, tLH Berechnungsbeispiel FI=4 Spannung L cm Zeit tu Verzögerungsbeitrag Pro Last (Real-Verhalten) K Verzögerungsbeitrag Pro cm Verzögerungszeit tHL= ( 4 x tu + k · L + .. ) ns

24 Praktische Betrachtungen zum Schaltungsentwurf
statischer und dynamischer Hazard Zeit Spannung statischer 1 Hazard Zeit Spannung statischer 0 Hazard (statischer Hazard) Zeit Spannung dynamischer 0-1 Hazard Zeit Spannung dynamischer 1-0 Hazard (dynamischer Hazard)

25 Praktische Betrachtungen zum Schaltungsentwurf
Funktions-Hazard Hazard-frei da - Unit-Distance Sprung (nur ein Bit wechselt!) 4 Zeit Spannung statischer 0 Hazard 1 5 13 Zeit Spannung statischer 1 Hazard Die Reihenfolge der Belegungswechsel ist entscheiden, ob ein Hazards auftritt oder nicht!

26 Praktische Betrachtungen zum Schaltungsentwurf
Struktur-Hazards Wechsel von x15 zu x7 X3 durch den Inverter verzögert, dadurch beide UND-Gatter kurz auf 0 => y0 kommt kurz auf 0 Hazards Beseitigung: Vermeiden eines struktur Hazards durch redundante Terme