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Seite 1 Prof. J. WALTER Kurstitel Stand: März 2004 mc Aufbau von µ-Controllern der 8051-Familie Folien Kapitel 3.

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1 Seite 1 Prof. J. WALTER Kurstitel Stand: März 2004 mc Aufbau von µ-Controllern der 8051-Familie Folien Kapitel 3

2 Seite 2 Prof. J. WALTER Kurstitel Stand: März 2004 mc Logisches Symbol des 8051

3 Seite 3 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle 3.1 Pin-Definitionen und Funktionen DIL-Ver. SymbolPinInput I Output O Funktionen Vss20O-Potential - Digitale Masse Vcc40+5V Spannungsversorgung XTAL119Eingang zum Oszillatorverstärker. Wird gebraucht, wenn ein Quarz benutzt wird. Wird mit Vss verbunden, wenn eine externe Quelle an XTAL2 benutzt wird. XTAL218Ausgang vom Oszillatorverstärker. Eingang zum internen Timing-Teil. Ein Quarz oder eine externe Quelle kann benutzt werden. RST/VPD9IReset - Ein 1-Pegel setzt den Baustein zurück. Ein kleiner, interner Pulldown-Widerstand erlaubt beim Einschalten ein Reset nur durch Zuschalten eines einfachen Kondensators. Weiterhin kann der VVPD zum Steuern von standby power verwendet werden. /EA31IBei 0-Pegel holt der 8051 alle Instruktionen vom externen Programmspeicher. Bei 1-Pegel bis zu den Adressen 4096, d.h. die unteren 2KByte vom internen Speicher. /PSEN29OProgram Storage Enable. Ist ein zum Controlbus gehöriges Signal für den externen Programmspeicherzugriff. Es wird alle 6 Oszillatorperioden aktiviert. Es bleibt auf 1-Pegel, wenn interner Programmspeicherzugriff erfolgt. ALE30ODient zur Steuerung des externen Adresslatches für das zeitliche Demultiplexen der Daten und Adressen. Es wird alle 6 Oszillatorperioden bei externem Speicherzugriff aktiviert. P0.0-P I/OPort 0 ist ein bidirektionaler open drain I/O Port. Wird auch für die Adressen und Daten verwendet bei der zweiten Betriebsart. P1.0-P1.71-8I/OIst ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. P2.0-P I/OIst ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. In der zweiten Betriebsart stellt er die oberen acht Bit der Adressen zur Verfügung. P3.0-P I/OIst ein 8-Bit quasibidirektionaler Ein-, Ausgangsport. In der zweiten Betriebsart stellt er wichtige alternative Funktionen zur Verfügung.

4 Seite 4 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.2. Prinzipieller Aufbau eines 8051-Ports

5 Seite 5 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.3. Datenweg: Zustand des Port-Pins lesen

6 Seite 6 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.4. Datenweg: Pin beschreiben mit Speichern

7 Seite 7 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.5. Zustand des Port-Latches lesen

8 Seite 8 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.6. Aufbau des Treiberbausteins Port 1 bis 5

9 Seite 9 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.7. Funktionsweise der FETs im Controller +5V 0V +5V 0V D S G +5V 0V A B C Ausgang Eingang

10 Seite 10 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.8. Port 0 als Adressausgang mit 0-Pegel am Ausgang

11 Seite 11 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.9. Port 0 als Adressausgang mit 1-Pegel am Ausgang

12 Seite 12 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Port 0 als Datenausgang mit 0-Pegel

13 Seite 13 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Port 0 als Datenausgang mit 1-Pegel am Ausgang

14 Seite 14 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Port 1 als bidirektionaler Port mit internem Pull-up Widerstand

15 Seite 15 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Port 2 als bidirektionaler Port mit internem Pull-up-Widerstand

16 Seite 16 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Port 3 als bidirektionaler Port mit Alternate Functions

17 Seite 17 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle 3.2. Alternative Funktionen an Port 3 Port Pin Bezeichnun g Ein-, Ausgang Alternative Funktionen P3.0RxDEingangserieller Empfang P3.1TxDAusgangserielles Senden P3.2/INT0EingangInterrupt 0 P3.3/INT1EingangInterrupt 1 P3.4T0EingangTimer 0 P3.5T1EingangTimer 1 P3.6/WRAusgangexternes Schreibsignal P3.7/RDAusgangexternes Lesesignal

18 Seite 18 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild 3.15 Blockdiagramm 8051 – 8051A

19 Seite 19 Prof. J. WALTER Kurstitel Stand: März 2004 mc Verfeinertes Blockdiagramm des 8051 –8051A

20 Seite 20 Prof. J. WALTER Kurstitel Stand: März 2004 mc Verwendete Abkürzungen im verfeinerten Blockbild des 8051

21 Seite 21 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle 3.4. Port 3 Alternative Funktionen PinBedeutung RxDserieller Empfang TxDserielles Senden /INT0Interrupt 0 /INT1Interrupt 1 T0Timer 0 T1Timer 1 /WRexternes Schreibsignal /RDexternes Lesesignal

22 Seite 22 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Klassischer Aufbau eines Digitalrechners

23 Seite 23 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Verfeinertes Blockdiagramm des 8051 mit Zuordnungen zu den Einheiten eines Digitalrechners

24 Seite 24 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild C535 Erweiterungen

25 Seite 25 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild C515 / Blockdiagramm (grau - zum 8051 zusätzliche Einheiten)

26 Seite 26 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Adressbereiche 8051 mit den Befehlen zum Ansprechen

27 Seite 27 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Von-Neumann-Architektur - Harvard- Architektur

28 Seite 28 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Erzeugen der Von-Neumann-Architektur /PSEN/RD/OE

29 Seite 29 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Bedeutung der Signalformen

30 Seite 30 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Prinzip für Lesen des Programmspeichers

31 Seite 31 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Programmspeicher lesen ohne Multiplex- Verfahren

32 Seite 32 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Programmspeicher lesen vereinfacht

33 Seite 33 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Blockbild für einfache Timingberechnungen

34 Seite 34 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Programmspeicher Lesezugriff vollständig

35 Seite 35 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Zeitbedingungen für EPROM und 80C535 in einem Signal-Zeit-Diagramm Hier könnte der Controller die Instruktion übernehmen Hier übernimmt der Controller die Instruktion

36 Seite 36 Prof. J. WALTER Kurstitel Stand: März 2004 mc Die vier wichtigsten Überprüfungen im Timing T AVIV - T PROP > t ACC Speicherzugriffszeit T LLIV > t CE Chipauswahl T PLIV > t OE Daten auf Datenbus T PXIZ > t DF Datenbus freigeben

37 Seite 37 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle 3.6. Timing-Werte für Controller 80C535 und EPROM SymbolParametermin 12MHz max 12MHz Ein- heit (tACC)Access time Eprom250ns TAVIVAdress to valid instruction in302ns (tCE)/CE to Output Valid250ns TLLIVALE to valid instruction in233ns (tOE)/OE To Output Valid70ns TPLIV/PSEN to valid instruction in150ns (tDF)Output in High-Z60ns TPXIZInput instruction float after /PSEN63ns

38 Seite 38 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Vor und nach der Adreßspiegelung

39 Seite 39 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Zustand nach dem Einschalten oder Reset

40 Seite 40 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Zustand bei Zugriff auf Adresse > 8000H

41 Seite 41 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Funktionsweise - Timing für Adressumschaltung (nicht zeitgetreu)

42 Seite 42 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Blockbild für Timingberechnungen am RAM

43 Seite 43 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Signal-Zeit Diagramm für Datenspeicher lesen am 80C535

44 Seite 44 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle 3.7. Wichtigste Timing-Werte für Controller 80C535 externer Datenspeicher lesen (Datenbuch Siemens 80C535 ) SymbolParametermin 12MHz max 12MHz Ein- heit TAVDVAdress to valid data in585ns TLLDVALE to valid data in517ns TRLDV/RD to valid data in252ns TRHDZDATA float after /RD97ns

45 Seite 45 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle 3.8.Wichtigste Timing-Werte für den RAM- Speicher AFL-10 (Baugleich mit 62256A 10L) sind ( Datenbuch Toshiba MOS Memory) SymbolParametermin 12MHz max 12MHz Ein- heit (tACC)Access time RAM100ns (tCE)/CE to Output Valid100ns (tOE)/OE To Output Valid50ns (tOD)Output in High-Z50ns

46 Seite 46 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Schaltungsteil zur Erzeugung der Von- Neumann-Architektur

47 Seite 47 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Zustand bei Zugriff auf Adresse > 8000h

48 Seite 48 Prof. J. WALTER Kurstitel Stand: März 2004 mc Bild Signal-Zeit-Diagramm für Datenspeicher schreiben am 80C535

49 Seite 49 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle 3.9.Wichtigste Timing-Werte für Controller 80C535 externer Datenspeicher schreiben (Datenbuch Siemens80C535 ) SymbolParametermin 12MHz max 12MHz Ein- heit TAVWLAdress valid to /WR203ns TLLWLALE to /WR or /RD200300ns TQVWHData setup before /WR288ns TWHQXData hold after /WR13ns

50 Seite 50 Prof. J. WALTER Kurstitel Stand: März 2004 mc Tabelle Wichtigste Timing-Werte für den RAM-Speicher AFL-10 schreiben (Baugleich mit 62256A 10L) sind (Datenbuch Toshiba MOS Memory): SymbolParametermin 12MHz max 12MHz Ein- heit (tWC)Write Cycle Time100 ns (tCW)Chip Selection to End of Write90 ns (tDS)Data Set up Time40 ns (tDH)Data Hold Time00ns


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