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Mikrocomputertechnik
Herzlich Willkommen Jürgen Walter
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Abb. 2.1 Logisches Symbol D-Kippglied - Foto
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Tabelle 2.1 Wahrheitstabelle D-Flip-Flop (Motorola)
Eingänge Ausgänge /Set /Reset Clock Daten Q /Q L H X H* kein Wechsel
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Abb. 2.2 Impulsdiagramm für D-Flip-Flop (Funktion)
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Bild 2.3 verfeinertes Impulsdiagramm D-Flip-Flop
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Tabelle 2.2 Erklärung der Abkürzungen für Timing D-Flip-Flop
englisch Bedeutung tw time width Impulsbreite des Clocks, bei symmetrischem Signal ist die Clockperiodendauer doppelt so lang wie die Impulsbreite tPLH tPHL time propagation low - high high - low Ausbreitungszeit des Signals bzw.Signallaufzeit bis der Ausgang aufgrund einer Änderung des Clocks und des D-Eingangs wirksam wird fmax max frequency Maximale Frequenz tr rise time Anstiegszeit tTLH Output rise time Anstiegsgeschwindigkeit des Ausgangs tTHL Output fall time Abfallgeschwindigkeit des Ausgangs
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Abb. 2.4 Verfeinertes Impulsdiagramm für Setzen - Rücksetzen - Ausgang Q
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Abb. 2.5 Verfeinertes Impulsdiagramm für Daten - Clock
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Tabelle 2.3 FACT Logikbausteine (aus Datenbuch für FACT-Bausteine)
Symbol Parameter Min Typ Max Unit Vcc Versorgungsspannung 4,5 5 5,5 V GND Gleichspannungsein/-ausgang tr, tf Typische Eingangsanstieg und -abfallzeit (4,5 V) 40 ns/V tw Kleinste Impulsweite für Takt - Clock 3 ns fmax Größte Taktfrequenz 145 200 MHz tPLH Propagation Delay Verzögerungszeit für L zu H 9,5 tPHL Propagation Delay Verzögerungszeit für H zu L 6 10 tsu Setup time, Daten für Clock 1 th Hold time, Clock zu Daten -0,5 1,0 trec Recovery Time, Set oder Reset Inactive Clock -2,5
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Abb. 2.6 Logisches Diagramm für 3-State-Ausgang und Fotografie
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Tabelle 2.4 und 2.5 Wahrheitstabelle für 3-State-Register 74125 / 74126
Eingänge 74125 Ausgang 74126 D /OE Y OE 1 x Z
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Abb. 2.7 Logisches Diagramm 3-State-Register
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Bild 2.8 Interner Aufbau des 3-State-Register 74F374
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Bild 2.9 Logisches Symbol -3-State-Register und Foto
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Tabelle 2.6 Wahrheitstafel für Register
Eingänge Ausgänge /OE Clock Daten Dn Qn L H X Z
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Bild 2.10 Logisches Symbol 3-State-Register und Foto
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Tabelle 2.7 Wahrheitstafel Latch
Eingänge Ausgänge /OE LE Daten Dn Qn L H X NO CHANGE Z
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Abb. 2.11 Blockbild für einfache Datenübergabe von System 1 zu System 2
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Tabelle 2.8 Datenübergabe
Schritt Nr. Schreibe1 CP_L1 /OE_L1 CP_S2 /OE_S2 Lese2 Daten-Ort 1 aus System 1 2 ein vor Register 1 3 4 Übernahme 5 in Register 1 6 auf Bus 7 vor Register 2 8 9 vor System2 10 11 in System 2 12
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Bild 2.12 Blockbild für bidirektionale Datenübergabe von System 1 zu System 2
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Bild 2.13 Logisches Symbol 1 aus 4 Decoders Foto
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Tabelle 2.9 Pin Namen Pin Bedeutung A0,A1 Adress Inputs /E Enable Inputs /O0,/O1,/O2,/O3 Outputs
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Tabelle 2.10 Wahrheitstabelle für einen Adressdecoder (Baustein 74LS139)
Inputs Outputs /E A1 A0 /O0 /O1 /O2 /O3 H X L
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Bild 2.14 Blockschaltbild – EURO_535
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Bild 2.15 Aufbau der EURO_535-Platine
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Abb. 2.16 Ablauf der zeitgemultiplexten Adress-Daten-Zustände
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Abb. 2.17 2x4 Multiplexer und Fotografie
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Tabelle 2.11 Wahrheitstabelle Multiplexer
Eingänge Ausgänge /OE Select Qn H X Z L A0-A3 B0-B3
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