5. Beispiele verschiedener Mikrocontroller

5. Beispiele verschiedener Mikrocontroller
5.1 MC68HC11E - ein einfacher Mikrocontroller 8-Bit-Mikrocontroller Mitglied der MC68HC11-Familie Der MC68HC11E zeichnet sich durch besonders flexible und umfangreiche EA sowie Zähler und Zeitgeber aus

Einordnung in die Familie

Prozessorkern CISC-Architektur Taktfrequenz bis 6 MHz 8 Bit Datenbus, 16 Bit Adressbus 2 x 8 Bit oder 1 x 16 Bit Akkumulatorregister 2 x 16 Bit Indexregister 6 Adressierungsarten Gemeinsame Adressierung (Memory mapped IO) 16 / 16 Bit Division 8 x 8 Bit Multiplikation Speicher statisches RAM ROM oder EPROM, EEPROM

Zeitgeber und Ein-/Ausgabeeinheiten 5 parallele Ein-/Ausgabeeinheiten, insgesamt 38 Bit 1 synchrone serielle Ein-/Ausgabeeinheit 1 asynchrone serielle Ein-/Ausgabeeinheit 1 Watchdog 1 Zähler-/Zeitgebereinheit mit einem 16-Bit-Zähler und Capture-und-Compare-Kanälen 8 Digital/Analog-Wandlerkanäle, jeweils 8 Bit 8-Bit-Erweiterungsbus im Daten-/Adressmultiplexing, Bit-Adressen

Aufbau:

5.1.1 Prozessorkern Programmiermodell: 8- und 16 Bit Datentypen, Einzelbits

Adressierungsarten: Einadressformat: Akku = Akku + Operand Unmittelbar ADDA 5 A = A + 5 8B 05 Adressdirekt ADDA ($2000) A = A + (2000h) BB 00 20 Adressdirekt ADDA ($20) A = A + (20h) 9B verkürzte Adr. Registerindirekt ADDA (IX + 5) A = A + (IX + 5) AB 05 Inhärent ABA A = A + B 1B PC Relativ BRA (PC + $10) 25 0A

Unterbrechungsbehandlung Einfacher Vektorinterrupt Vektoren fest den Komponenten und 2 externen Interrupt- Eingängen zugeordnet 32 Vektoren (5 Bit Vektorbreite) 64 Bit Vektortabelle (16 Bit pro Eintrag = Adressbreite) Vektortabelle fest am Ende des Adressraums positioniert (FFC0 - FFFF) Feste Prioritäten

Externe Interrupt-Eingänge: XIRQ: quasi nicht maskierbarer Interrupt, nach Reset zunächst maskiert, Freigabe per Software durch X-Bit im CCR, Freigabe ist irreversibel IRQ: maskierbarer Interrupt, Freigabe und Sperre durch I-Bit im CCR Eine der I-maskierten Unterbrechungsquellen kann durch ein Register (HPRIO) über alle anderen gehoben werden

5.1.3 Speicher und Adressraum
alle nicht belegten Adressen können von externen Komponenten belegt werden (sofern Erweiterungsbus aktiv, siehe später)

5.1.4 EA-Einheiten, Zähler und Zeitgeber Digitale parallele EA

Digitale serielle EA Max. Baudrate async: 128 kBaud sync: 1,5 MBaud

Analog/Digital-Wandler Wägeverfahren 32 µsec Wandlungszeit 8 Bit Auflösung 8 Kanäle Single oder Multiple Channel Operation

Zähler und Zeitgeber

Capture- und Compare-Einheit

5.1.5 Erweiterungsbus Der MC68HC11E kennt 4 Betriebsarten (MODA/MODB Eingänge) Single Chip Mode Kein Erweiterungsbus (parallele Ports B und C nutzbar) Expanded Mode Erweiterungsbus aktiv (parallel Ports B und C nicht verfügbar) Test Mode Wie Expanded Mode, zusätzliche Debug- und Kalibrierungs- register ansprechbar Bootstrap Mode Wie Single Chip Mode, zusätzlich Boot-ROM eingeblendet

Aufbau des Erweiterungsbusses:

5.4 MCore - optimiert für niedrigen Energieverbrauch Architektur bzw. Mikroarchitektur eines Prozessorkerns Primäres Ziel: niedriger Energieverbrauch Wird in verschiedenen Mikrocontrollerns verwendet, z.B. MMC2001, MMC2003, MMC2107, MMC2114, ... Wir wollen uns hier auf die Energiespartechniken im Prozessorkern konzentrieren 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Eigenschaften: skalare RISC Architektur Load/Store Konzept 32 Bit Datenbus, Register und Ausführungseinheiten 32 Bit Adressbus Feste 16 Bit Befehlslänge 4-stufige Pipeline 2 Registersätze mit je 16 Registern zum schnellen Kontextwechsel 8-, 16- und 32-Bit Datentypen Statisches und dynamisches Power-Management Statisches CMOS Design (bis 0 Hz Taktfrequenz) 33 MHz maximale Taktfrequenz 1,8 bis 3,6 Volt Versorgungsspannung 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.4.1 Reduktion der Busaktivitäten und Erhöhung der Code-Dichte Reduktion der externen Busaktivitäten durch reichhaltigen Registersatz 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Hohe Code-Dichte durch 16-Bit Befehlssatz 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.4.2 Statisches Power Management Voll statisches Steuerwerk, bis zu 0 Hz Taktfrequenz Niedere Versorgungsspannung von 1.8 Volt Spezialbefehle und Ausgangssignale (LPMD = low power mode) um nicht benötigte Komponenten abzuschalten Modus (Befehl) LPMD1 LPMD0 Stop Wait Doze Run 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.4.3 Dynamisches Power Management Power Aware Pipeline Die Pipeline erkennt und deaktiviert gerade nicht benötigte Komponenten Eine Addition aktiviert z.B. den Addierer, deaktiviert aber den Barrel-Shifter Unterschiedliche Datengrößen werden unterstützt Für 8 und 16 Bit Operationen werden unbenutzte Teile der internen 32 Bit Datenpfade und Verarbeitungseinheiten abgeschaltet 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Gesamtverteilung des Energiebedarfs im Prozessorkern Taktleitungen: 36% des gesamten Energiebedarfs Datenpfade: 36% des gesamten Energiebedarfs Steuerlogik: 28% des gesamten Energiebedarfs => Optimierung der Taktleitungen und Sperrung von Teilen des Takt-Baumes (Clock Gating) kann viel Energie einsparen Die Pipeline sperrt z.B. den Takt für einige Komponenten während dem Auftreten von Pipeline-Hazards 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.5 Komodo - ein Forschungs-Mikrocontroller 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Das Komodo-Projekt ist in fünf Ebenen gegliedert 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM Der Mikrocontroller ist die niedrigste Ebene

Prozessorkern mehrfädige 32 Bit Architektur bis zu 4 Hardware-Threads direkte Ausführung von Java Bytecode thread-basierte Unterbrechungsbehandlung extrem schneller Kontextwechsel (0 Taktzyklen) Speicher Schnittstelle für externen Arbeitsspeicher Datentransferpuffer für Ein-/Ausgabedaten Zeitgeber und Ein-/Ausgabeeinheiten 1 parallele und 2 serielle Ein-/Ausgabeschnittstellen 1 Capture- und Compare-Einheit 1 Zähler- und Zeitgebereinheit 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Architektur des Komodo-Mikrocontrollers 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.5.1 Prozessorkern Java Prozessor Ausführung von Java Bytecode direkt in Hardware (Einfache Bytecodes) Mikrocode (mittel-komplexe Bytecodes) Trap Routinen (komplexe Bytecodes) Stack-Register-Satz Hardware-Unterstützung für Garbage Collection 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Mehrfädiger Prozessor Kann mehr als einen Thread gleichzeitig in der Pipeline verarbeiten Besitzt mehrere Programmzähler und Registersätze Extrem schneller Kontextwechsel Latenzen bei der Ausführung eines Threads können durch Instruktionen aus anderen Threads überbrückt werden 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Mikroarchitektur: Mehrfädig (0 Takte Kontextwechsel) Bis zu 4 Hardware Threads Prioritäten-Manager für Echtzeit-Scheduling (in Hardware) Signaleinheit für externe Komponenten 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.5.2 Echtzeit-Scheduling Erfolgt in Hardware durch den Prioritäten-Manager 2 Ebenen Scheduling: 1. Ebene: ordnet den Threads gemäß Echtzeit- Scheduling Prioritäten zu 2. Ebene: wählt den Thread höchster Priorität, der gerade keine Latenz besitzt => Kombination von Echtzeit-Scheduling und Latenzzeitnutzung 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Unterstützte Echtzeit-Scheduling Verfahren: Fixed Priority Preemptive (FPP) Earliest Deadline First (EDF) Least Laxity First (LLF) Guarantied Percentage (GP) Das Scheduling wird in Hardware durchgeführt, um eine Entscheidung in einem Taktzyklus zu erlauben 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Guaranteed Percentage Scheduling weist einem Thread einen garantierten Prozentsatz der Prozessorleistung zu, garantiert dies in einem kurzen Intervall 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Klassen: Exakt ein Thread erhält genau den geforderten Prozentsatz Minimum ein Thread erhält mindestens den geforderten Prozentsatz Maximum ein Thread erhält höchstens den geforderten Prozentsatz Die Summe der geforderten Prozentsätze der Klassen Exakt und Minimum darf 100 % nicht überschreiten Der Latenzgewinn über 100% kann von der Klasse Maximum genutzt werden 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Vorteile von GP: strikte zeitliche Isolation der Threads Garantierte Antwortzeiten und Datenraten für mehrere Threads Einfache Erkennung von Überlast (>100%) Ermöglicht Debug-Threads ohne Veränderung des Echtzeit- Verhaltens Fein-granulare Realisierung auf einem mehrfädigen Prozessorkern 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.5.3 Unterbrechungsbehandlung Standard Echtzeit-Ereignisbehandlung: Interrupt Service Routinen (ISR) mit festen Prioritäten (FPP) Nicht-optimale Prozessorausnutzung (< 100%) Blockierung niederpriorer Ereignisse Komplexe Programme, schwer zu testen 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Komodo benutzt Interrupt Service Threads (IST) Ein Ereignis aktiviert direkt einen zugeordneten Hardware-Thread im mehrfädigen Prozessorkern Ereignisse werden durch Java Threads behandelt Die Aktivierung erfolgt per Hardware (der Signaleinheit) Jeder IST wird in einen Thread-Slot des mehrfädigen Prozessorkerns geladen 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Vorteile: Interrupt Service Threads passen perfekt in das Thread Konzept von Java. Ereignisse lassen sich wie alle anderen Aufgaben einheitlich mittels Java Threads behandeln. Die direkte Aktivierung per Hardware vermeidet Verzögerungszeiten. Alle Threads inklusive der Interrupt Service Threads unterliegen einem einheitlichen, hardwareunterstützten Scheduling. Es können flexible Kontextwechsel zwischen Interrupt Service Threads und anderen Threads stattfinden. Schedulingverfahren wie EDF, LLF oder GP erlauben eine Prozessorauslastung von 100 Prozent 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Verküpfung von Ereignissen und Threads durch die Signaleinheit 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.5.4 Anbindung der periphere Komponenten Einfach (kein Forschungsschwerpunkt in diesem Projekt) 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Datentransferpuffer entlastet den Prozessorkern von der Aufgabe der Datenübertragung da die Zeitbedingungen für die Datenübertragung und Datenverarbeitung meist unterschiedlich sind, müsste anderenfalls ein eigener Thread zur Datenübertragung oder ein Thread mit wechselnden Zeitbedingungen für Übertragung und Verarbeitung eingesetzt werden 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

5.5.5 Evaluierungs-Ergebnisse Leistungsgewinn durch den mehrfädigen Ansatz für die Echtzeit-Scheduling Verfahren FPP, EDF, LLF and GP Lastprogramm FFT (ca. 6 Millionen Befehle) PID-Regler (ca Befehle) Impulszähler (ca. 10 Befehle) Modelle Einfädig (Standard Prozessor, 100 Takte Kontextwechselzeit) Mehrfädig mit 0 Takte Kontextwechselzeit, aber keiner Latenzzeitnutzung Mehrfädig mit Latenzzeitnutzung 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Threads mit ähnlichen Deadlines (4 * Impulszähler) : 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Für einfädige Prozessorkerne kein Leistungsunterschied zwischen einfachem FPP und komplexeren EDF. Ursache: einfacher Impulszähler GP und LLF fallen hier ab. Ursache: häufige Kontextwechsel Mehrfädiger Prozessorkern ohne Latenzzeitnutzung eliminiert diesen Nachteil. Leistungssteigerung um Faktor 1,45 Mehrfädigen Prozessorkern mit Latenzzeitnutzung steigert den Gewinn. GP und LLF effizienter als FPP und EDF. Ursache: Anzahl aktiv-bleibender Threads. 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Threads mit verschiedenen Deadlines : 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

Für den einfädigen Prozessorkern bestätigt sich zunächst das Er-gebnis der ersten Evaluation: GP und LLF schneiden schlecht ab Durch die komplexere Last: Unterschiede zwischen dem einfachen FPP und dem leistungsfähigeren EDF Dies gilt auch für den mehrfädigen Prozessorkern ohne Latenzzeitnutzung. GP fällt durch die schwierige Wahl geeigneter Prozentsätze ab. Beim mehrfädigen Prozessorkern mit Latenzzeitnutzung liefert wie bei der ersten Evaluierung LLF hervorragende Ergebnisse. Auch GP kann die Latenzen sehr gut verwerten, verliert aber durch die oben genannten Probleme 1./2. being solved by dedicated hardware 3. example: method calls (not classes) 3./4. solved by adapted JVM

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