2.6 Mikrocontroller-Beispiele

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1 2.6 Mikrocontroller-Beispiele
2.6.1 ATmega128 - ein kompakter Mikrocontroller 8-Bit-Mikrocontroller Mitglied der AVR8-Familie ATmega Reihe größere Bauform als ATtiny ATtiny: DIL8, ATmega: QIL64, etwas erweiterter Prozessorkern

2 2.6 Mikrocontroller-Beispiele
Einordnung in die Familie

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Prozessorkern RISC-Architektur Taktfrequenz bis 16 MHz Harvard-Architektur mit 8 Bit Datenbus, 16 Bit Befehlsbus und 16 Bit Adressbus 32 allgemeine 8 Bit Register, 6 davon paarweise als Bit Indexregister nutzbar 7 Adressierungsarten Gemeinsame Adressierung (Memory Mapped IO) 8 x 8 Bit Multiplikation Speicher statisches RAM FlashRAM EEPROM

4 2.6 Mikrocontroller-Beispiele
Zeitgeber und Ein-/Ausgabeeinheiten 7 parallele Ein-/Ausgabeeinheiten, insgesamt 53 Bit 2 synchrone serielle Ein-/Ausgabeeinheiten 2 synchrone/asynchrone serielle Ein-/Ausgabeeinheiten 2 8-Bit-Zähler/Zeitgeber mit Compare-Funktion und Pulsweitenmodulator 2 16-Bit-Zähler/Zeitgeber mit Capture/Compare-Funktion und Pulsweitenmodulator 1 Watchdog 1 Analogvergleicher 8 Digital/Analog-Wandlerkanäle, jeweils 10 Bit 8-Bit-Erweiterungsbus im Daten-/Adressmultiplexing, 16 Bit Adressen JTAG Test- und Debuginterface

5 Aufbau:

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Prozessorkern Adress-, Daten- und Befehlsbusse des Prozessorkerns Harvard Architektur Direkte Verbindung zwischen ALU und Registersatz (RISC) Befehlsadressraum 64kWorte = kBytes Taktfrequenz 8 MHz (ATmega128L) und 16 MHz (ATmega128)

7 2.6 Mikrocontroller-Beispiele
Programmiermodell: Load/Store-Architektur RAMPZ (Bit0): Ansprechen der oberen oder unteren 64k Byte des Programmspeichers als Datum RAMPX, RAMPY beim ATmega128 nicht vorhanden (Datenspeicher  64 kBytes)

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Adressierungsarten: 2-Adress Format Rx = Rx + Ry (x, y  { }) Registerdirekt ADD R1,R0 R1 = R1 + R0 0C 10 Unmittelbar SUBI R16,$10 R16 = R h 51 00 Adressdirekt LDS R1,($2000) R1 = (2000h) Registerindirekt LD R1,X R1 = (X) 90 1C Registerindirekt LD R1,X+ R1 = (X), X D (Postinc, Predec)

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Registerindirekt LD R1,Y+5 R1 = (Y + 5) (Displacement) PC Relativ RJMP $10 PC = (PC + 10) C0 10 133 Befehle 8 und 16 Bit Ganzahl-Datentypen, Einzelbits Befehlsbreite 16 Bit (Ausnahme adressdirekte Adressierung, dort 32 Bit)

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SLEEP-Befehl für statisches Power-Management Betriebsarten: Idle Mode: Prozessorkern abgeschaltet ADC Noise Reduction Prozessorkern und Teil der Peripherie abgeschaltet Power Save Mode Prozessorkern und alle Peripherie bis auf externe Unterbrechungen, Watchdog, eine serielle Schnittstelle und ein Zähler/Zeitgeber abgeschaltet Power Down Mode wie Power Save, nur Zähler/Zeitgeber ebenfalls abgeschaltet Standby Mode wie Power Down, aber Taktgenerator bleibt zum schnellen Wiederanfahren aktiv Extended Standby Mode wie Power Save, aber Taktgenerator bleibt aktiv

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Unterbrechungsbehandlung Einfacher Vektorinterrupt Vektoren fest den Komponenten und 8 externen Interrupt- Eingängen zugeordnet 35 Vektoren 70 Byte Vektortabelle (16 Bit pro Eintrag = Adressbreite) Vektortabelle am Anfang des Programmadressraums positioniert (0000h – 0044h), kann jedoch auch auf den Anfang des Boot-Bereiches verschoben werden Feste Prioritäten, globales Maskenbit (I-Bit), jede Quelle kann jedoch durch Steuerregister auch individuell maskiert werden

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13 2.6.1.3 Speicher und Adressraum
Boot-Bereich: nur dort können Befehle zum Schreiben des FlashRAMs ausgeführt werden => generisches Ladeprogramm über serielle oder Debugschnittstelle dort ladbar

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EA-Einheiten, Zähler und Zeitgeber Digitale parallele EA

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Digitale serielle EA Max. Baudrate USART: 250 kBaud SPI: 4 MBaud Two Wire 400 kBaud max 128 Teilnehmer

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Analog/Digital-Wandler Wägeverfahren 16 µsec Wandlungszeit 10 Bit Auflösung 8 Kanäle Single oder Free Running Conversion Mode

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Zähler und Zeitgeber Watchdog: 1 MHz Takt, 8 Stufen (214 – 221 = 14msec – 1,8sec) Modulator: Wahlweise Und bzw Oder Verknüpfung zweier Signale

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Impulserzeuger: erzeugt zahlreiche Impulsformen bei Compare-Ereignis, z.B. Ausgang setzen, rücksetzen, wechseln, setzen bei Compare und rücksetzen bei max. Zählerstand, ...

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Erweiterungsbus Kann über Steuerregister aktiviert und konfiguriert werden Bei aktivem Erweiterungsbus sind die geteilten parallelen EA- Einheiten nicht verfügbar Unterstützt variablen Adressraum Die Adressbits A8 – A15 sind schrittweise zuschaltbar Nicht benutzte Adressbits stehen den parallelen EA-Einheiten zur Verfügung Wartezyklen (bis zu 3) beim Zugriff sind programmierbar

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Aufbau des Erweiterungsbusses:

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2.6.2 PXA 255 – ein Hochleistungs-Mikrocontroller 32 Bit Mikrocontroller Weiterentwicklung der StrongARM Familie ARM Version 5 RISC Prozessorkern Vielfältige Peripherie Wird z.B. gerne in Palmtops eingestetzt

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Prozessorkern skalare RISC-Architektur ARM Version 5TE Taktfrequenz bis 400 MHz 32-Bit-Datenbus, 32-Bit-Adressbus Virtuelle Speicherverwaltung für Daten und Befehle 32 KBytes Befehls-Cache 32 KBytes Daten-Cache 2 KBytes Mini-Daten-Cache zur Aufnahme von Daten- strömen Erweiterte Multiplikations-/Additionseinheit für Signalverar- beitung komprimierbarer Befehlssatz Ruhebetrieb

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Speicher außer dem Cache kein weiterer integrierter Speicher Schnittstelle für verschiedene Speichertypen (ROM, Flash-RAM, statisches RAM, dynamisches RAM, PC-Karten, ...) Zeitgeber und Ein-/Ausgabeeinheiten 85 Bit breite parallele Ein-/Ausgabe 2 synchrone serielle Ein-/Ausgabeschnittstellen 4 asynchrone serielle Ein-/Ausgabeschnittstelle, davon eine optimiert für den Bluetooth-Funkstandard 1 serielle Infrarot-Schnittstelle 1 USB-Schnittstelle

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Zeitgeber und Ein-/Ausgabeeinheiten (fortg.) 1 serielle I2C-Schnittstelle 1 serielle Audio-Schnittstelle (I2S) 1 Audiocontroller 1 LCD-Anzeigecontroller 16 DMA-Kanäle 1 Echtzeit-Zähler mit einer Compare-Einheit 1 Zähler mit 4 Compare-Einheiten und Watchdog-Funktion 2 Pulsweitenmodulatoren vollständiger Erweiterungsbus mit 32 Bit Daten und 26 Bit Adressen

25 Aufbau:

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Prozessorkern Intel XScale Mikroarchitektur 7-stufige skalare Pipeline spekulative Befehlsausführung mit 2-Bit Sprungvorhersage ARM Version 5 Erweitert die im Vorgänger StrongARM verwendete ARM Version 4 um Codekompression und MAC-Einheit Mehrere Registerbänke, die je nach Betriebsart gewechselt werden

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Programmier-modell *: betriebsart- spezifisches Register

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Besonderheiten des Befehlssatzes: MAC-Einheit wie bei Signalprozessoren 32-Bit Standard RISC Befehlssatz 16-Bit komprimierter Thumb-Befehlssatz Für RISC eher untypisch viele Adressierungsarten Vier Arbeitsmodi: Turbo-Modus: hohe Taktfrequenz Normaler Modus: niedere Taktfrequenz, Umschaltung zu hoher Taktfrequenz in Nanosekunden Idle-Modus: Kern ist angehalten, Wecken durch Interrupt Schlaf-Modus: Kern ist abgeschaltet, nur Peripherie wird noch mit Energie versorgt

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Unterbrechungsbehandlung Einfaches Unterbrechungssystem mit festen Vektoren 8 verschiedene Vektoren, davon 2 extern (IRQ, FIQ)

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FIQ (Fast Interrupt) erlaubt eine etwas kürzere Reaktionszeit auf einen Interrupt als IRQ Grund: Der Prozessorkern entnimmt der Vektortabelle nicht die Adresse der Behandlungsroutine Vielmehr springt er auf die Tabellenadresse. Dort muss dann ein Sprungbefehl zur Behandlungsroutine stehen => eher Sprungtabelle als Vektortabelle FIQ ist der letzte Eintrag der Tabelle. Daher muss hier kein Sprungbefehl stehen, die Behandlungsroutine kann sofort beginnen

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Die Zuordnung der externen und internen Komponenten auf IRQ und FIQ erfolgt durch einen integrierten Interruptcontroller

32 2.6.2.3 Speicher und Adressraum
außer Cache kein integrierter Speicher Externer Speicher ist in Bänken zu je 64 MBytes organisiert

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EA-Einheiten, Zähler und Zeitgeber Digitale parallele EA 85 parallele E/A-Bits, Richtung einzelbitweise festlegbar Jedes Bit kann als Interrupt-Eingang genutzt werden Digitale serielle EA 4 asynchrone serielle Schnittstellen (Standard, Bluetooth, Modem, Hardware Handshake) 2 synchrone serielle Schnittstellen Spezielle serielle Schnittstellen (Fast Infrared, USB, I2C, I2S)

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synchrone und spezielle serielle Schnittstellen

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Stereo-Datenübertragung zwischen Audio-Bausteinen über die I2S Schnittstelle

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Audio-Controller (Abspielen und Aufnehmen von Audiosignalen im PCM-Format) LCD Controller

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Zähler und Zeitgeber (eher einfach, Controller mehr auf Kommunikations- denn Steuerungsaufgaben ausgelegt)

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DMA-Controller 16 Kanäle, frei den internen und zwei externen Komponentenzuordenbar

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Bedienung der DMA Gruppen im Round Robin Verfahren

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Erweiterungsbus 26-Bit Adressbus 32-Bit Datenbus Steuerbus zum Anschluss von 6 statischen Speicherbänken à 64 MBytes zum Anschluss von 4 dynamischen Speicherbänken à 64 MBytes zum Anschluss einer PC-Kartenschnittstelle (PCMCIA)

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2.6.3 MCore - optimiert für niedrigen Energieverbrauch Architektur bzw. Mikroarchitektur eines Prozessorkerns Primäres Ziel: niedriger Energieverbrauch Wird in verschiedenen Mikrocontrollerns verwendet, z.B. MMC2001, MMC2003, MMC2107, MMC2114, ... Wir wollen uns hier auf die Energiespartechniken im Prozessorkern konzentrieren

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Eigenschaften: skalare RISC Architektur Load/Store Konzept 32 Bit Datenbus, Register und Ausführungseinheiten 32 Bit Adressbus Feste 16 Bit Befehlslänge 4-stufige Pipeline 2 Registersätze mit je 16 Registern zum schnellen Kontextwechsel 8-, 16- und 32-Bit Datentypen Statisches und dynamisches Power-Management Statisches CMOS Design (bis 0 Hz Taktfrequenz) 33 MHz maximale Taktfrequenz 1,8 bis 3,6 Volt Versorgungsspannung

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Reduktion der Busaktivitäten und Erhöhung der Code-Dichte Reduktion der ex- ternen Busaktivitäten durch reichhaltigen Registersatz

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Hohe Code-Dichte durch 16-Bit Befehlssatz

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Statisches Power Management Voll statisches Steuerwerk, bis zu 0 Hz Taktfrequenz Niedere Versorgungsspannung von 1.8 Volt Spezialbefehle und Ausgangssignale (LPMD = low power mode) um nicht benötigte Komponenten abzuschalten Modus (Befehl) LPMD1 LPMD0 Stop Wait Doze Run

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Dynamisches Power Management Power Aware Pipeline Die Pipeline erkennt und deaktiviert gerade nicht benötigte Komponenten Eine Addition aktiviert z.B. den Addierer, deaktiviert aber den Barrel-Shifter Unterschiedliche Datengrößen werden unterstützt Für 8 und 16 Bit Operationen werden unbenutzte Teile der internen 32 Bit Datenpfade und Verarbeitungseinheiten abgeschaltet

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Gesamtverteilung des Energiebedarfs im Prozessorkern Taktleitungen: 36% des gesamten Energiebedarfs Datenpfade: 36% des gesamten Energiebedarfs Steuerlogik: 28% des gesamten Energiebedarfs => Optimierung der Taktleitungen und Sperrung von Teilen des Takt-Baumes (Clock Gating) kann viel Energie einsparen Die Pipeline sperrt z.B. den Takt für einige Komponenten während dem Auftreten von Pipeline-Hazards

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2.6.4 Komodo - ein Forschungs-Mikrocontroller

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Das Komodo-Projekt ist in fünf Ebenen gegliedert Der Mikrocontroller ist die niedrigste Ebene

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Prozessorkern mehrfädige 32 Bit Architektur bis zu 4 Hardware-Threads direkte Ausführung von Java Bytecode thread-basierte Unterbrechungsbehandlung extrem schneller Kontextwechsel (0 Taktzyklen) Speicher Schnittstelle für externen Arbeitsspeicher Datentransferpuffer für Ein-/Ausgabedaten Zeitgeber und Ein-/Ausgabeeinheiten 1 parallele und 2 serielle Ein-/Ausgabeschnittstellen 1 Capture- und Compare-Einheit 1 Zähler- und Zeitgebereinheit

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Architektur des Komodo-Mikrocontrollers

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Prozessorkern Java Prozessor Ausführung von Java Bytecode direkt in Hardware (Einfache Bytecodes) Mikrocode (mittel-komplexe Bytecodes) Trap Routinen (komplexe Bytecodes) Stack-Register-Satz Hardware-Unterstützung für Garbage Collection

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Mehrfädiger Prozessor Kann mehr als einen Thread gleichzeitig in der Pipeline verarbeiten Besitzt mehrere Programmzähler und Registersätze Extrem schneller Kontextwechsel Latenzen bei der Ausführung eines Threads können durch Instruktionen aus anderen Threads überbrückt werden

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Mikroarchitektur: Mehrfädig (0 Takte Kontextwechsel) Bis zu 4 Hardware Threads Prioritäten-Manager für Echtzeit-Scheduling (in Hardware) Signaleinheit für externe Komponenten

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Echtzeit-Scheduling Erfolgt in Hardware durch den Prioritäten-Manager 2 Ebenen Scheduling: 1. Ebene: ordnet den Threads gemäß Echtzeit- Scheduling Prioritäten zu 2. Ebene: wählt den Thread höchster Priorität, der gerade keine Latenz besitzt => Kombination von Echtzeit-Scheduling und Latenzzeitnutzung

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Unterstützte Echtzeit-Scheduling Verfahren: Fixed Priority Preemptive (FPP) Earliest Deadline First (EDF) Least Laxity First (LLF) Guarantied Percentage (GP) Das Scheduling wird in Hardware durchgeführt, um eine Entscheidung in einem Taktzyklus zu erlauben

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Guaranteed Percentage Scheduling weist einem Thread einen garantierten Prozentsatz der Prozessorleistung zu, garantiert dies in einem kurzen Intervall

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Klassen: Exakt ein Thread erhält genau den geforderten Prozentsatz Minimum ein Thread erhält mindestens den geforderten Prozentsatz Maximum ein Thread erhält höchstens den geforderten Prozentsatz Die Summe der geforderten Prozentsätze der Klassen Exakt und Minimum darf 100 % nicht überschreiten Der Latenzgewinn über 100% kann von der Klasse Maximum genutzt werden

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Vorteile von GP: strikte zeitliche Isolation der Threads Garantierte Antwortzeiten und Datenraten für mehrere Threads Einfache Erkennung von Überlast (>100%) Ermöglicht Debug-Threads ohne Veränderung des Echtzeit- Verhaltens Fein-granulare Realisierung auf einem mehrfädigen Prozessorkern

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Unterbrechungsbehandlung Standard Echtzeit-Ereignisbehandlung: Interrupt Service Routinen (ISR) mit festen Prioritäten (FPP) Nicht-optimale Prozessorausnutzung (< 100%) Blockierung niederpriorer Ereignisse Komplexe Programme, schwer zu testen

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Komodo benutzt Interrupt Service Threads (IST) Ein Ereignis aktiviert direkt einen zugeordneten Hardware-Thread im mehrfädigen Prozessorkern Ereignisse werden durch Java Threads behandelt Die Aktivierung erfolgt per Hardware (der Signaleinheit) Jeder IST wird in einen Thread-Slot des mehrfädigen Prozessorkerns geladen

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Vorteile: Interrupt Service Threads passen perfekt in das Thread Konzept von Java. Ereignisse lassen sich wie alle anderen Aufgaben einheitlich mittels Java Threads behandeln. Die direkte Aktivierung per Hardware vermeidet Verzögerungszeiten. Alle Threads inklusive der Interrupt Service Threads unterliegen einem einheitlichen, hardwareunterstützten Scheduling. Es können flexible Kontextwechsel zwischen Interrupt Service Threads und anderen Threads stattfinden. Schedulingverfahren wie EDF, LLF oder GP erlauben eine Prozessorauslastung von 100 Prozent

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Verküpfung von Ereignissen und Threads durch die Signaleinheit

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Anbindung der periphere Komponenten Einfach (kein Forschungsschwerpunkt in diesem Projekt)

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Datentransferpuffer entlastet den Prozessorkern von der Aufgabe der Datenübertragung da die Zeitbedingungen für die Datenübertragung und Datenverarbeitung meist unterschiedlich sind, müsste anderenfalls ein eigener Thread zur Datenübertragung oder ein Thread mit wechselnden Zeitbedingungen für Übertragung und Verarbeitung eingesetzt werden

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Evaluierungs-Ergebnisse Leistungsgewinn durch den mehrfädigen Ansatz für die Echtzeit-Scheduling Verfahren FPP, EDF, LLF and GP Lastprogramm FFT (ca. 6 Millionen Befehle) PID-Regler (ca Befehle) Impulszähler (ca. 10 Befehle) Modelle Einfädig (Standard Prozessor, 100 Takte Kontextwechselzeit) Mehrfädig mit 0 Takte Kontextwechselzeit, aber keiner Latenzzeitnutzung Mehrfädig mit Latenzzeitnutzung

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Threads mit ähnlichen Deadlines (4 * Impulszähler) :

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Für einfädige Prozessorkerne kein Leistungsunterschied zwischen einfachem FPP und komplexeren EDF. Ursache: einfacher Impulszähler GP und LLF fallen hier ab. Ursache: häufige Kontextwechsel Mehrfädiger Prozessorkern ohne Latenzzeitnutzung eliminiert diesen Nachteil. Leistungssteigerung um Faktor 1,45 Mehrfädigen Prozessorkern mit Latenzzeitnutzung steigert den Gewinn. GP und LLF effizienter als FPP und EDF. Ursache: Anzahl aktiv-bleibender Threads.

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Threads mit verschiedenen Deadlines :

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Für den einfädigen Prozessorkern bestätigt sich zunächst das Er-gebnis der ersten Evaluation: GP und LLF schneiden schlecht ab Durch die komplexere Last: Unterschiede zwischen dem einfachen FPP und dem leistungsfähigeren EDF Dies gilt auch für den mehrfädigen Prozessorkern ohne Latenzzeitnutzung. GP fällt durch die schwierige Wahl geeigneter Prozentsätze ab. Beim mehrfädigen Prozessorkern mit Latenzzeitnutzung liefert wie bei der ersten Evaluierung LLF hervorragende Ergebnisse. Auch GP kann die Latenzen sehr gut verwerten, verliert aber durch die oben genannten Probleme

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Weiterführende Konzepte Problem: Pipeline-Hemmnisse oder Locks verringern den Durchsatz, zeitliche Vorhersagbarkeit (Echtzeit) wird erschwert Durchsatz = Anzahl Befehle / Anzahl Taktzyklen (IPC, Instructions per Cycle) Beispiel Komodo, GP-Scheduling, Klasse Exakt, GP = 30% idealerweise IPC = 30 / 100 = 0,3 treten jedoch z.B. 5 Latenzzyklen auf IPC = 25 / 100 = 0,25

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Abhilfe: Einsatz eines geschlossenen Regelkreises Regelung des Durchsatzes mittels eines PID-Reglers

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Modifizierte Komodo- Pipeline

78 2.6 Mikrocontroller-Beispiele
Durchsatz eines Erzeuger- Threads in einem Erzeuger/ Verbraucher- Benchmark GP = 0,49 keine Regelung

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Durchsatz eines Erzeuger- Threads in einem Erzeuger/ Verbraucher- Benchmark GP = 0,49 PID- Regler

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Verbleibendes Problem: Kurzfristige Änderungen der IPC-Rate können nicht kompensiert werden, da der Regler nicht in die Zukunft blicken kann Idee: Vorhersage der Latenzen für das nächste 100 Taktzyklen- Intervall  Verbesserung des Regelverhaltens Vorgehensweise: Aufteilung des Programms in Basic Blocks (von Sprung zu Sprung) Lineare Analyse vor Programmstart Sprungvorhersage für bedingte Sprünge am Blockende

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82 2.6 Mikrocontroller-Beispiele
Durchsatz eines Erzeuger- Threads in einem Erzeuger/ Verbraucher- Benchmark GP = 0,49 PID- Regler + Latenz-Prädiktor