Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen Verteidigung der Dissertation zur Erlangung des akademischen Grades Doktor-Ingenieur (Dr.-Ing.) der Fakultät für Informatik und Elektrotechnik der Universität Rostock Dipl.-Ing. Frank Sill Rostock, den 5. Dezember 2007 Bedankung Prof. Stoll, Sehr geehrte Profs., Auditorium … Ich möchte Sie ebenfalls recht herzlich zur Verteidigung meiner Dissertation begrüßen. Das Ziel meines heutigen Vortrages ist es, Ihnen einen Überblick über meine Arbeit zu geben, und Ihnen den wissenschaftlichen Beitrag meiner Dissertation zu erläutern.

Übersicht Motivation Grundlagen Der „Mixed Gates“-Ansatz Leckströme in Nanometer-Technologien Grundlagen Leckstromarten Bekannte Ansätze zur Reduzierung des Leckstroms Der „Mixed Gates“-Ansatz Grundidee Anforderungen an den neuen Ansatz Resultate Zusammenfassung und Ausblick Daher habe ich meinen Vortrag folgenderweise aufgebaut …

Motivation Problem: Energieverbrauch Kontinuierlich steigende Leistungsanforderungen Steigender Energieverbrauch technischer Geräte Heute: Energieverbrauch ist ein Hauptproblem Großer Energieverbrauch führt zu: Doch lassen sie uns mit der Motivation beginnen Heutzutage gibt es eine Unzahl technischer Geräte. Diese kann man grob in mobile und stationäre System gruppieren. … All‘ diese Geräte unterliegen den kontinuierlich steigenden Anforderungen an die Leistungsfähigkeit oder auch Performance genannt. Reduzierte Betriebsdauer Höheres Gewicht (Akkus) Geringere Mobilität Hoher Kühlungsaufwand Steigende Betriebskosten Geringere Ausfallsicherheit

Motivation MOS-Transistor als Wasserhahn Geöffnet: Gesperrt (ideal): MOS-Transistor: Grundelement im Chipdesign Geöffnet:  Stromfluss Dynamischer Energie-verbrauch Bisher dominierend Gesperrt (ideal):  Kein Stromfluss  Kein Energie-verbrauch Gesperrt (real):  Trotzdem Stromfluss (Leckströme)  Energieverbrauch Um die Arbeitsweise eines Transistors zu erläutern, bietet es sich an, das Wasserhahnmodell zu verwenden.

Motivation Vorhersagen Energieverbrauch durch Leckströme Dynamischer Energieverbrauch Und wenn wir uns jetzt die Vorhersagen für den Energieverbrauch in aktuellen und zukünftigen Technologien ansehen, so können wir erkennen, dass zum einen der dynamische Energieverbrauch mit jeder Technologieverkleinerung weiterhin stark ansteigt. Gleichzeitig … S. Borkar (Intel), ‘05

Grundlagen Struktur integrierter Schaltungen Berechnungsaufgabe Umwandlung in Logikgatter (Synthese) Gattereigenschaften: Verzögerungszeit Energieverbrauch: Pro Operation Durch Leckströme Weitere ... Gatter aufgebaut aus Transistoren Transistoren bestimmen die Gattereigenschaften. Y = A+B Als Nächstes möchte ich Ihnen einen groben Überblick über die Strukturen der integrierten Schaltungen geben.

Grundlagen Der „subthreshold leakage“ Schwellspannung Vth Isub Transistor-Eigenschaft Wenn: „Gate-Source“-Spannung Vgs größer als Vth Stromfluss zwischen Drain und Source Wenn: Vgs kleiner als Vth (ideal) kein Stromfluss „Subthreshold leakage“ Isub Leckstrom zwischen Drain und Source wenn Vgs < Vth Verursacht durch: Diffusion Thermionische Emission Source Drain Gate Isub Im Folgenden möchte ich Ihnen die beiden wichtigsten Komponenten der Leckströme vorstellen. Beginnen möchte ich mit dem „subthreshold leakage“, der frei übersetzt auch als Unterschwellspannungsstrom bezeichnet werden kann. Dieser ist abhängig von der sogenannten Schwellspannung eines Transistors. Und diese möchte ich kurz erläutern

Grundlagen Verzögerungszeit Isub Einfluss von Vth Schwellspannung Vth: Einfluss auf „subthreshold leakage“ Einfluss auf Verzögerungszeit der Logikgatter Verzögerungszeit Isub Für die Logikgatter, welche bekanntlich aus den Transistoren aufgebaut sind, folgt, dass die Schwellspannung zum einen den Energieverbrauch durch Leckströme beeinflusst aber auch Auswirkungen auf die Verzögerungszeit hat.

Grundlagen Der „gate oxide leakage“ Tunneleffekt Elektromagnetische Welle trifft auf Barriere: Reflektion + Eindringen in Barriere Bei ausreichend geringer Dicke: Welle durchdringt Barriere teilweise (Elektronen tunneln durch Barriere) „Gate oxide leakage“ Igate In Nanometer-Transistoren (Tox< 2 nm) Elektronen tunneln durch Gateoxid Leckstrom Igate Als Nächstes möchte ich mich auf „gate oxide leakage“ konzentrieren. Dieser basiert auf dem sogenannten Tunneleffekt, den ich kurz erläutern möchte

Grundlagen Verzögerungszeit Igate Einfluss von Tox Gateoxiddicke Tox: Einfluss auf „gate oxide leakage“ Einfluss auf Verzögerungszeit Verzögerungszeit Igate Und genau wie bei der Schwellspannung, dass die Dicke des Gateoxids der Transistoren, Auswirkungen auf die Verzögerungszeit und den Leckstrom der Logikgatter hat

Bekannte Techniken „Dual-Vth/Tox“-Ansätze Verwendung von zwei unterschiedlichen Gattertypen: “LVT / LTO”-Gatter Gatter bestehend aus „low-Vth“- oder „low-Tox“-Transistoren Niedrige Schwellspannung bzw. dünne Oxidschicht Für zeitkritische Bereiche Hoher Leckstrom “HVT / HTO”-Gatter Gatter bestehend aus „high-Vth“- oder „high-Tox“-Transistoren Hohe Schwellspannung bzw. dicke Oxidschicht Für zeitunkritische Bereiche Geringer Leckstrom Diese beschriebene Abhängigkeit der Verzögerungszeit und des Leckstroms der Gatter von der Schwellspannung sowie der gate-Oxid-Dicke wird in den Dual-Vth bzw. Dual-Tox-Ansätzen zur Leckstromreduzierung verwendet Bei diesen Techniken kommt es zum Einsatz von … Leckstromreduzierung bei konstanter Performance!

Bekannte Techniken Kritischer Pfad „Dual-Vth/Tox“-Schaltung HVT - oder Gatter LVT LTO Dieses möchte ich Ihnen anhand folgender Beispiel-Schaltung kurz demonstrieren. Kritischer Pfad

Bekannte Techniken „Dual-Vth/Tox“-Probleme 1/2 Im Folgenden möchte ich kurz auf die Probleme der Dual-Vth bzw. Dual-Tox-Ansätz eingehen In dieser Grafik ist für bekannte Beispielschaltungen, welche als Dual-Vth-Schaltungen implementiert wurden, gegenübergestellt, wie groß der relative Einfluss der HVT und LVT-Gatter auf den Leckstrom ist. LVT/LTO-Gatter haben (relativ) hohen Anteil am Leckstromverbrauch

Bekannte Techniken „Dual-Vth/Tox“-Probleme 2/2 Ca. 80 % der LVT-Gatter Ein weiteres Problem der Dual-Vth/Tox Techniken zeigt, wenn man sich ansieht, wie groß der Zeitpolster jedes LVT-Gatters ist. Hierzu habe ich für verschiedene Schaltungen, die an den unterschiedlichen Farbbalken zu erkennen sind, die LVT-Gatter nach der relativen Zeit sortiert, um welche die Gatter zu schnell sind. Es gilt, dass ein LVT-Gatter mit dem Wert 1 in ein HVT-Gatter gewechselt werden kann, ohne das die Performance der Schaltung verringert wird. Ca. 80% aller LVT-Gatter sind schneller als „nötig“ Leckstrom unnötig groß

Neu: Der „Mixed Gates“-Ansatz Grundideen Bisher: „Dual–Vth/Tox“ Einzelne Gatter nur mit einem Transistortyp Transistoren unterscheiden sich nur in Vth oder Tox Zwei Gattertypen NEU: „Mixed Gates“ [Sil04b] Einzelne Gatter mit unterschiedlichen Transistortypen Transistoren unterscheiden sich in Vth und Tox Drei Gattertypen Um diesen beiden Problemen entgegenzuwirken, habe ich den „Mixed Gates“-Ansatz entwickelt. Um es noch einmal kurz zusammenzufassen, bei den Dual-Vth Techniken …

Neu: Der „Mixed Gates“-Ansatz Neue „LVT/LTO“-Gatter 1/2 Wie Leckstromreduzierung bei konstanter Gatterverzögerungszeit? VDD t0→1: Verzögerungs-zeit für Laden von CLast R 2R Ausgang Eingänge CLast t1→0: Verzögerungs-zeit für Entladen von CLast Im Folgenden möchte ich Ihnen zeigen, wie man die Grundideen des „Mixed Gates“-Ansatzes nutzen kann, um eine zusätzliche Leckstromreduzierung bei konstanter Performance zu erreichen. Als erstes möchte ich auf die Frage konzentrieren, wie man den Leckstrom der LVT/LTO-Gatter bei konstanter Gatterverzögerungszeit reduzieren kann… GND t0→1 < t1→0 Aber: Nur maximale Verzögerungszeit in Designphase der Schaltung interessant!

Neu: Der „Mixed Gates“-Ansatz Neue „LVT/LTO“-Gatter 2/2 Lösung: Anpassung der Verzögerungszeiten durch Transistoren mit niedrigem Leckstrom high-Vth/Tox R 2R 2R t0→1 = t1→0 Dies wird beim Mixed-Gates-Ansatz ausgenutzt, in dem Transistoren eingesetzt werden, die zu einem geringen Stromfluss und damit zu einem höheren Widerstand führen, die aber gleichzeitig einen geringeren Leckstrom verursachen. low-Vth/Tox Konstante maximale Verzögerungszeit Durchschnittlicher Leckstrom reduziert

Neu: Der „Mixed Gates“-Ansatz Dritter Gattertyp Problem: Bisher nur zwei Gattertypen Mehr Leckstrom als „nötig“ high-Vth/Tox low-Vth/Tox Lösung: Dritter Gattertyp über unterschiedliche Transistortypen Größerer Freiheitsgrad Gleichbleibende Herstellungs-kosten (einmaliger Mehraufwand für Gatterbibliothek) Ein weiteres Problem der bisherigen Ansätze ist bekanntlich die Tatsache, dass die Begrenzung auf zwei Gattertypen dazu führt, dass mehr Leckstrom verursacht wird, als für die Einhaltung der Performance der Schaltung notwendig ist Daher wird beim Mixed-Gates-Ansatz …

Neu: Der „Mixed Gates“-Ansatz „Mixed Gates“–NAND2 low-Vth oder low-Tox low-Vth/Tox high-Vth oder high-Tox high-Vth/Tox LVTO-Gatter F-MG-Gatter MG-Gatter HVTO-Gatter Verzögerungs-zeit Minimal  Mittel Maximal  Leckstrom Sehr groß  Groß  Gering  Das bedeutet, in bisherigen Ansätzen gibt es bekanntlich nur zwei Gattertypen, welche hier anhand eines NAND2-Gatters exemplarisch dargestellt sind.

Neu: Der „Mixed Gates“-Ansatz „Mixed Gates“–Schaltung F - MG Gatter HVTO Kritischer Pfad Unsere Beispielschaltung sieht, wenn sie mit dem Mixed-Gates-Ansatz realisiert wird, dann folgendermaßen aus …

Anforderungen an neuen Ansatz Designflow Formale Beschreibung Gatterbibliothek Kapitel 6, [Sil07a] Synthese Umwandlung in Logikgatter Zuweisung der Gattertypen Kapitel 7, [Sil06a] Transistormodelle Kapitel 5, [Sil05c] Nachdem ich den Mixed-Gates-Ansatz entwickelt hatte, war es notwendig zu überlegen, welche Schritte notwendig sind, um diese Technik in den Designflow zur Erstellung integrierter Schaltungen einzufügen. Ein Designflow beschreibt die Schritte zur Erstellung einer integrierten Schaltung und beginnt mit der formalen … Layout Fertigung

Anforderungen an neuen Ansatz Gatterbibliothek Designregeln für gemischte Gatter Modell zur Berechung von Verzögerungszeit und Leckstrom Regelwerk für Erstellung einer „Mixed Gates“-Gatterbibliothek

Ergebnisse Pre-Layout-Simulationen 1/2 59 % Mit Hilfe des angepassten Designflows war es möglich, die unterschiedlichen Ansätze anhand von Pre-Layout-Simulationen zu vergleichen. In der vorliegenden Grafik sind … „65 nm“-Technologie bei 0,9 V

Ergebnisse Pre-Layout-Simulationen 2/2 24 % - In dieser Grafik … „65 nm“-Technologie bei 0,9 V

Zusammenfassung “Mixed Gates”-Ansatz Unterschiedliche Transistortypen innerhalb der Gatter Drei verschiedene Gattertypen Reduzierung der zwei größten Leckstromkomponenten Leckstromreduzierung bei konstanter Performance: Bis zu Faktor 5 (unmodifizierte Schaltungen) Durchschnittlich 24 % („Dual-Vth/Tox“-Schaltungen) Vereint Vorteile von Ansätzen auf Transistor- und Gatterebene Zusammenfassend kann gesagt werden, dass ..

Zusammenfassung Weitere Ergebnisse Umfassende Einführung in Leckstromproblematik Betrachtungen im Gesamtkontext des neuen Ansatzes in aktuellen Nanometer-Technologien Analyse der Technologie-Parameter Regelwerk zur Generierung einer Gatterbibliothek Erweiterter Algorithmus zur Zuweisung der Gattertypen Analysen zur Anwendbarkeit von Evolutionsstrategien Untersuchungen zu Grenzen der Leckstromreduzierung bei konstanter Performance - Weitere Ergebnisse meiner Arbeit sind …

Ausblick Analyse des Einflusses neuer Technologien (bspw. „high-k“-Materialien, „metal gates“, …) Kombination mit weiteren Techniken (bspw. „Dual-VDD“, „sleep transistor“, … ) Untersuchung des Einflusses von Parametervariationen „Mixed Gates“-Layout in kommerzieller Technologie Wie für jede Dissertation gilt auch für meine Arbeit, dass noch genug Spielraum für zukünftige Arbeiten gegeben ist. So wäre es …

Untersuchung und Reduzierung des Leckstroms integrierter Schaltungen in Nanometer-Technologien bei konstanten Performanceanforderungen Verteidigung der Dissertation zur Erlangung des akademischen Grades Doktor-Ingenieur (Dr.-Ing.) der Fakultät für Informatik und Elektrotechnik der Universität Rostock Dipl.-Ing. Frank Sill Rostock, den 5. Dezember 2007