Moore E A Zustands- speicher (ZS) Übergangs- logik (ÜL) Folgezustand Ausgangs- logik (AL) A Zustand
Moore Reset Zero 000 Enable 1 1 THREE 011 ONE 001 1 1 TWO 010 Ausgangswerte
Mealy E A Ausgangs- logik (AL) Zustands- speicher (ZS) Übergangs- logik (ÜL) Folgezustand A Zustand
Mealy Reset/ 000 Zero Enable/ Ausgänge 1/000 1/001 THREE ONE 1/010 1/011 TWO
Flaschenautomat 1 Reset Sleep 000 Enable 1 1 Price 011 Start 001 1 1 Scan 010
Flaschenautomat 2 Sleep 000 Reset Enable, Scanner 1- 1- 1- Start 001 Price 1 011 Price 2 111 11 1- 10 Scan 010
Flaschenautomat 3 Sleep Reset/ 000 Enable, Scanner/ Ausgänge 1-/001 1-/000 Start Price 11/111 1-/010 10/011 Scan
Variable und Signal a MUX c ADD q b MUX d
DLL keine Verzögerung eine Periode Verzögerung halbe Periode
Mehrfachinstanziierung top U2 B U1 U3 U4 U5 A C C D
Mehrfachinstanziierung B U3 U4 U5 C0 C1 D
Mehrfachinstanziierung top B U8 U9 F F U1 U5 A D E E U6 U7
Extremfälle Modul Modul Komb Komb einfachster Fall schlimmster Fall Reg Reg Reg Reg einfachster Fall schlimmster Fall
Design Flow Spezifikation Entwurf (RTL) Synthese Technologiemapping Backannotation Place & Route Timing Analyse Implementation fertiger Chip
Wire Load Model 50x50 A 40x40 B C 20x20 30x30
Path Delay Net Delay Komb Net Delay Komb Net Delay Reg Reg Path Delay
Clock Skew Reg Komb Reg CLK PAD Clock Skew