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Logische Grundelemente
B A X 1 A & X B ODER B A X 1 A 1 X B NICHT A X 1 1 A X
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Zusammengesetzte Elemente
NAND B A X 1 & A B X NOR B A X 1 A 1 X B ÄQUIVALENZ B A X 1 A = X B ANTIVALENZ (XOR) B A X 1 A =1 X B
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Logische Grundfunktionen mit NAND
B A X 1 & A B X & NICHT A A & & UND B & A & ODER & B
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Logische Grundfunktionen mit NOR
B A X 1 A 1 X B 1 NICHT A A 1 1 ODER B 1 A 1 UND 1 B
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Schaltkreisfamilien RTL-NOR U0 B A Z L H 1,5 kW Z A B 3,6 kW 3,6 kW
DTL-NAND U0 1 kW B A Z L H 6,8 kW Z X A 4,7 kW B
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TTL-NAND B B E1 E2 E3 n p n n C C E1 E2 E3 n Multi-Emitter Transistor U0 4 kW 1,6 kW Z A B C C B A Z L H
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Dekodierer Dezimal zu BCD E1 E2 E3 E4 E5 E6 E7 E8 E9 1 QA 1 QB 1 1
QC 1 QD
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4 Bit zu 1 Bit Datenselektor (Multiplexer)
& E B & F 1 Z C & G D & H Mit wired-UND: Us S1 S0 1 1 A & & 1 Z B & & C & & D & &
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1 Bit zu 4 Bit Demultiplexer
S1 S0 1 1 E & ZA & ZB & ZC & ZD
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Addier-Subtrahier-Schaltungen
CI S CO S CO Volladdierer Halbaddierer 4 Bit Parallel-Addierschaltung CI S CO A B Ergebnis A+B
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Addier- Subtrahierschaltung
Ergebnis A-B Übertrag CI S CO 1 A B Addier- Subtrahierschaltung Ergebnis Übertrag S A B CI CO =1
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BCD-Zähler 1 74LS73 1J C1 1K R T R Q1 Q2 Q1 Q2 vorwärts rückwärts QA
QB QC QD & T R T R T R T R E rückwärts QA QB QC QD & T R T R T R T R E
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Synchronzähler 4 Bit Dual-Vorwärtszähler Zeitablauf C QA QB QC QD t QA
& 1 & 1J C1 1K 1J C1 1K 1J C1 1K 1J C1 1K C Zeitablauf C QA QB QC QD t
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Schieberegister Serielle Ein- und Ausgabe QA QB QC QD E T T E QA QB QC
Parallele Datenausgabe mit Verriegelungsschaltung QA QB QC QD & & & & U E 1D C1 1D C1 1D C1 1D C1 Q 1 & T U = 0: getakteter Betrieb, serielle Ein- und Ausgabe, parallele Ausgabe gesperrt U = 1: Parallelausgabe, Takt gesperrt
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Schieberegister mit paralleler Ein- und Ausgabe
QA QB QC QD E & & & & 1D C1 1D C1 1D C1 1D C1 Q & & & & 1 U T A B C D U=0: serieller Betrieb U=1: parallele Eingabe über Eingänge A...D Signale für Flip-Flops werden über 2 zu 1 Multiplexer ausgewählt
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Schreib-Lese-Speicher (RAM)
Speicherelement für 1 Bit: x y SL1 SL2 +US Q Speichermatrix T1 T2 y1 y2 x1 x1 y1 Q Q x1 y2 Q Q Q Q Q x2 y1 Q Q x2 y2 x2 SL1 SL2
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