Test hochintegrierter Schaltungen

Präsentation zum Thema: "Test hochintegrierter Schaltungen"—  Präsentation transkript:

1 Test hochintegrierter Schaltungen
Übung 4

2 Aufgabe 6 (prob. Netzanalyse)
Die tatsächlichen Wahrscheinlichkeiten der Summen hängen allein von der Definition der Addition ab. Die heuristisch berechneten Wahrscheinlichkeiten der Summen hängen allein von der Struktur der Schaltung ab.

3 Aufgabe 6 (prob. Netzanalyse)
0 1 1 0 O(a0,sn-1) = Wahrscheinlichkeit eine Signaländerung von a0 am höchstwertigsten Summenausgang zu observieren = O(a0,c1) * П {O(ci,ci+1)} * O(cn-1,sn-1) O(ci-1,ci) = p(ai=0)*p(bi=1)+p(ai=1)*p(bi=0)= =0.5 O(a0,c1) = p(ai=0)*p(ci=1)+p(ai=1)*p(ci=0)= =0.5 O(cn-1,sn-1) = 1 O(a0,sn-1) = 0.5^(n-1) i=1..n-2

4 Aufgabe 7 (DFT)

5 Aufgabe 7 (DFT) 3 Pins: Eine Scankette (1 Scan-In + 1 Scan-Out), ein Test-Enable, Muxed D-Flip-Flop, Testmuster der zweiten Übung Mehrere Scanketten mit Kompression …

6 Aufgabe 7 (DFT) Die Testmuster sind hilfreich für full scan
1 1 1 Die Testmuster sind hilfreich für full scan Für jedes Muster Scan-In und Capture Modus anwenden Trotzdem gibt es redundante Fehler → Ad-Hoc Kontroll- und Observierungspunkte einfügen

7 Aufgabe 7 (DFT) schlechte Observierbarkeiten für d, i und l
jeweils ein Observierungpunkt ist zu aufwändig Knoten besitzen gute 0-Kontrollierbarkeiten → Observierungpunkt für n schlechte 1-Kontrollierbarkeiten in n,p und r Kontrollpunkte in n und p 1 6 13 4 2 3 5 11 7 8 14

8 Aufgabe 7 (DFT) Scan-Kette für FF

9 Aufgabe 7 (DFT) Scan-Kette für FF Observierungspunkt für n

10 Aufgabe 7 (DFT) 4. PIN Scan-Kette für FF Observierungspunkt für n
Kontrollpunkte für n und p längere Scan-Phasen Ungeschicktes Vorgehen bzgl. d. berechneten Testmuster

11 Aufgabe 7 (DFT) Kontrollpunkte richtig setzen
Test für kombinatorische Schaltung R SI SE 1 R SI SE 1 Scan-In Scan-In (Out) Scan-In Scan-In (Out) Scan-In Scan-In (Out) Scan-In Scan-In (Out) Scan-In Scan-In (Out) Capture Capture R 1 1 i7 i8

12 Aufgabe 7 (DFT) Test für kombinatorische Schaltung R SI SE 1 R SI SE 1
1 R SI SE 1 R 1 i7 i8

13 Aufgabe 7 (DFT) Test für kombinatorische Schaltung weitere Haftfehler:
ursprünglich redundante Fehler d,i und l können mit Prüfpfad beliebig gesetzt und über n-Observierung herausgeschoben werden für n,p,r können nun n und p auf 1 gesetzt werden Clock-Signale, Shift-Signale des Ptüfpfades, Scan-Enable Flankensteuerung, Muster 1 (0 in out8) und Muster 3 (1 in out 8) R SI SE 1 R SI SE 1 R 1 i7 i8

14 Aufgabe 8 (DFT) Informationsverlust rs@1 kann erkannt werden R i7 i8 Z
out7 out8 u 1 ? Informationsverlust kann erkannt werden u1 nor u2 u1 u1 and u2 u1 and u2 u1 nor u2 1 u2 u2 u2 u2

15 Aufgabe 8 (DFT) ereignisgesteuerte Simulation R i7 i8 Z out7 out8 u 1
u 1 ? 0→1 ereignisgesteuerte Simulation u→0 u→1 u→0 u→0 u→0 u→0 1→0 u→0 u→0 u u

16 Aufgabe 8 (DFT) full scan beginnend bei i7 R i7 i8 Z out7 out8 u 1 1 1
u 1 full scan beginnend bei i7 1 1 1

17 Aufgabe 8 (DFT) capture R i7 i8 Z out7 out8 u 1 R i7 i8 Z out7 out8 1
u 1 R i7 i8 Z out7 out8 1 capture 1 1 1

18 Aufgabe 8 (DFT) Scan-in und -out R i7 i8 Z out7 out8 1 R i7 i8 Z out7
1 R i7 i8 Z out7 out8 1 ? Scan-in und -out 1 1 1 1

19 Aufgabe 8 (DFT) Scan-in und -out R i7 i8 Z out7 out8 1 R i7 i8 Z out7
1 R i7 i8 Z out7 out8 1 ? 1 Scan-in und -out u 1

20 Aufgabe 8 (DFT) Scan-in und -out R i7 i8 Z out7 out8 1 R i7 i8 Z out7
1 R i7 i8 Z out7 out8 1 1 Scan-in und -out u 1