Einfügen einer Scanchain in ein Chipdesign mittels DFT- Compiler

Voraussetzung: -Vhdl Beschreibung als Datei vorliegend. -Benutzte Technologie unterstützt *Multiplexed FF Scan *Clocked Scan *LSSD *Aux LSSD

1.Editieren der VHDL Beschreibung zum Einfügen von Test-Ports (DFT fügt auch automatisch Scanports ein)

2.Compilieren mit der Technologie über dc_shell Kommandozeile oder Script Für UMC18 müssen beim Compilieren folgende Dateien im Verzeichnis der VHDL Beschreibung vorhanden sein

Aufbau eines Compilierungsscripts für UMC18 Einfügen der Design.vhd Für UMC 18 müssen Pads eingefügt werden, wenn nicht ein anderes Top Level Design besteht, da es sonst zu Fehlern kommen kann

3.Design Vision Im Verzeichnis mit den Bibliotheksdateien und der compilierten Datei design_vision öffnen Die compilierte Datei einlesen

Design Vision kann durch anklicken sowie über Kommandozeileneingabe bedient werden Im Folgenden werden die entsprechenden Kommandos immer unterhalb mit angegeben Wie üblich können die Kommandozeileeingaben auch in einem Script zusammengestellt werden

Betrachtung des Layouts Beachte: Neue Ports haben keine Verbindungen im Layout

4. Scan- Ports festlegen Alle Scan ports öffnen und Aufgaben zuteilen set_signal_type test_scan_enable "Scanen"

5.Prüfen der Scanbarkeit des Layouts Menü: Tools-> Test Synthesis-> Internal Scan Scan- Typ wählen Scanbarkeit prüfen (Scanbarkeit ist dann im Reportfenster aufgezeigt) set_scan_configuration -methodology full_scan -scan style 'multiplexed_flip_flop check_scan

6. Einfügen der Scan-Chain Menü: Tools-> Test Synthesis-> Internal Scan

–Falls Scan Ports vorher selbstgewählt wurden muß nun der Dedicated Scan out Haken gesetzt werden –Eintragen der Scan Chain Anzahl –Einfügen bestätigen set_scan_configuration -replace true -dedicated_scan_ports true - route true -disable true -chain_count 2 Insert_scan

Scan Chains sind nun im Layout und können betrachtet werden

7. Ausgabe der Netzliste Im Save as Menüpunkt kann eine Wahl des auszugebenden Formats (Verilog) der neuen Netzliste vorgenommen werden write -format VERILOG -hierarchy -output "/home/ss37/vhdl/project/search_four_ones2chain.v"

8. Weitere Optionen Für die weitere Arbeit mit dem Tetramax Test Pattern Designer ist es erforderlich zusätzlich zur Netzliste (Verilog) noch ein Standard Test Interface Language (STIL) Protokoll zu erzeugen, der dazu benutze Kommandozeilen Befehl lautet Write_test_protocol –out DATEINAME.stil –format stil Eine Ausgabe der geschätzten Fehlererkennungsabdeckung kann im DFT Compiler über die Kommandozeilenkombionation check_test und estimate_test_coverage ausgegeben werden