Institut für Angewandte Mikroelektronik und Datentechnik Course and contest Results of Phase 4 Nils Büscher Selected Topics in VLSI Design (Module 24513) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik1

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Contents 1. Design changes 2. Settings for the Synthesis 3. Optimizations for Place and Route 4. Metric and Filter Respones 5. Layout and Path Histogram 6. Statistics 7. Conclusions © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 1.1 Design changes Switch back from Direct-Form I to Direct-Form I ● Pipelined 4:2 compressor ● Additional delay in input-path © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 1.2 Design changes © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Reduction of the Data-Path –Reduction of the overall size of the design Multiple approaches –Polyphase-Filter –Direct-Form I and Direct Form II –Special adder to invert one or more summands

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 2. Settings for the Synthesis Settings: ● set_operating_conditions nom_1.30V_25C ● set_optimize_registers ● set_max_dynamic_power 100mW ● set_max_leakage_power 100mW Compile flags: Compile with „-incremental_mapping“, „-ungroup_all“ and „–map_effort high“ Compile_ultra with „timing_high_effort_script“ and „incremental“ for the synthesis © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 3. Optimizations for Place and Route One run to optimize the netlist Two runs to optimize design ● Post-Layout for slack ● Post-Layout incremental optimization (slack and hold) Aspect-Ratio of the Chip-Area ● Proposed aspect-ratio was the best © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 4. Metric and Filter response © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Metric for Phase 4 Timing (T min / f max )225 ps / MHz Power (P dyn / P leak ) mW / µW Pipeline Stages8 Benchmark ·10 15 [MHz 4 /W] Core Size µm² Core Utilization90.438%

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 5. Layout and Path Histogram © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 6. Statistics: Properties © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 6. Statistics: Metric © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 7. Conculsions Changes in the Design itself still have the highest impact Balancing between Power-Consumption and Frequency ● Higher impact of power than in last the phases Difference to Place and Route on an FPGA ● FPGA implementation most of the times better after place and route ● ASIC implementation slower and with higher power consumption Increasing design-time to evaluate a new approach © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Thanks for your attention! (Questions?) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik12

Institut für Angewandte Mikroelektronik und Datentechnik © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik13 Metric for Phase 4 with Pads Timing (T min / f max )379 ps /2638,52 MHz Power (P dyn / P leak ) mW /6.262 mW Pipeline Stages8 Benchmark1,53951·10 14 Core Size µm² Core Utilization3.231% Pads Design