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Computerorientierte Physik VORLESUNG und Übungen Vorlesung Zeit: Di., 8.30 – 10.00 Uhr Ort: Hörsaal 5.01, Institut für Experimentalphysik, Universitätsplatz.

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1 Computerorientierte Physik VORLESUNG und Übungen Vorlesung Zeit: Di., 8.30 – Uhr Ort: Hörsaal 5.01, Institut für Experimentalphysik, Universitätsplatz 5, A Graz Übungen: als Projektarbeiten in Gruppen Besprechung nach der Vorlesung

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3 Einleitung: Grundlagen Hardwaregruppen und ihre Kommunikation CPU Control Bus Daten Bus Adress Bus Clock Memory Peripherie InterruptDMAPIASIA

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5 Memory RAM: Random Access Memory statisch: Flip-Flop dynamisch: (Ladung eines Kondensators) refresh Datenbreite: 1-Bit 1-Byte (8 Bit), unteres/oberes Halbbyte(4 Bit) 1-Word (16 Bit) double Word (32 Bit) quad Word (64 Bit) Adressierung:Speicherchips unterschiedlicher Organisation (1Bit x 64k, 8Bit x 8k) Ansprechen über Adressbus, Chip-Select (CS) und Read-Write (RW) Signale

6 Memory Organisation 8 x 32k 8 x 8k 8-Bit bidirektionaler Datenbus (Tri-State-Buffer) 8 x 8k Adressbus A0-A12 Enable, R/W Controlbus Enable, R/W Codierung CS A13-A14

7 Memory Management Aufgabe: Verwaltung des Speichers, virtueller Speicher Einteilung: Segmente (Selektor, Offset, Descriptor) abh. ob Real-Mode oder Protected Mode Code-Segmente Daten-Segmente Stack-Segmente Paging (DIR, TABLE,OFFSET) DIR: Page Directory TABLE: Page table OFFSET: Adresse in der Page (4kB) Speichermodelle: flacher-, segmentierter-, virueller Adressraum

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9 Peripherie Memory mapped: Vorteil: Adressierung wie Memory grosser Adressierraum alle Adressierungsarten der CPU Nachteil: schlechte Strukturierung, höhere Anforderungen an Systemdesign (Memory Management) Eigene I/O Adressierung: (Input/Output) Vorteil: Übersichtliches Systemdesign Spezifische Hardwarebehandlung Nachteil: Mehr Aufwand für CPU Eigene Befehle, mehr Signalleitungen

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11 Interrupt System Aufgabe: Beeinflussung des Programmablaufes durch äußere Ereignisse. NMI: non maskable Interrupt: nicht vom Programm ignorierbarer Interrupt z.B. Reset MI: maskable Interrupt vom Programm kann entschieden werden, ob Interrupt ermöglicht werden soll. z.B. Tastaturbetätigung Interrupt Controller: intelligenter Baustein Maskierung einzelner Interrupts, Prioritäten, Kaskadierbar

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13 DMA: Direct Memory Access Aufgabe: Externer schreib-lese-Zugriff aufs Memory Ablauf: Nach Anforderung Stillstand der CPU Freigabe von Adress-, Daten- und Controlbus Übenahme der externen Kontrolle Anwendung: schnellere externe Hardware (früher) (Multiprozessor Anwendungen) Controller: Intelligenter Baustein Maskierbar, Kaskadierbar, ähnlich Interruptcontroller

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15 PIA: Parallel Interface Adapter Aufgabe: Übergang vom internen Bussystem auf externe mehr-Bit (8 Bit, 16 Bit) Datenverbindung z.B. parallele Druckerverbindung Controller: Intelligenter Baustein individuelle uni-direktionale und bidirektionale Programmierung einzelner Leitungen Handshakelogik

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17 SIA: Seriel Interface Adapter Aufgabe: Verbindung des internen Buses zu externer 1-Bit serieller Leitung z.B. RS232 (COM1:, COM2:, etc.) USB, Controller: Intelligenter Baustein Baudrate, Stop-Bits, Synchronisation, Parity Handshake Leitungen (Hardware, Software)

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19 Central Processor Unit (CPU) Registers Arithmetic/Logic Unit Execution- Control Interface

20 Prozessorbefehle Rechenbefehle: AND, OR, ADD, TEST, CMP, NOP Datenverschieben: MOV, POP, PUSH, IN, OUT, Kontrollbefehle: JMP, CALL, INT, RET, IRET, LOOP als unbedingte und bedingte Verzweigungen PrefixCode1Code2Daten RISC: Reduced instruction set (besonders schnelle optimierte CPU´s)

21 Adressierungsarten Register-Adressierung Memory-Adressierung: direkte, indirekte, indizierte Indiziert: Basis IndexSkalierung Displacement x +

22 Register Rechenregister: AX, BX, CX, (AH, AL, EAX, etc.) Indexregister: BP, SI, DI, SP Flagregister: oder Statusregister Instruction Pointer Segment Register: für Memory Management Control Register: z.B. für Paging

23 Vorschläge: Übungsaufgaben Strahlung eines Handy Temperaturprofil der Atmosphäre Raster-Tunnelmikroskop Erschütterungsüberwachung (Erdbeben) Solarzellennachführung

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