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1Ausgewählte Themen des analogen Schaltungsentwurfs Intro Integrating single slope and dual slope ADCs Integrator 1, 2 Komparator einfach und getaktet.

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Präsentation zum Thema: "1Ausgewählte Themen des analogen Schaltungsentwurfs Intro Integrating single slope and dual slope ADCs Integrator 1, 2 Komparator einfach und getaktet."—  Präsentation transkript:

1 1Ausgewählte Themen des analogen Schaltungsentwurfs Intro Integrating single slope and dual slope ADCs Integrator 1, 2 Komparator einfach und getaktet Ladungsinjektion Rauschen Flash ADC Sukzessive Approximation Current-mode DAC Matching Charge redistribution ADC Subranging ADCs Fehlerkorrektur Zyklischer ADC Sigma-Delta ADC Switched capacitors Multiply by 2

2 2Ausgewählte Themen des analogen Schaltungsentwurfs ADC Speed Accuracy (max Signal / max INL, DNL, Noise) Power Resolution (number of output bits) 0123 Vin/Vdac Vin DNL

3 3Ausgewählte Themen des analogen Schaltungsentwurfs Flash ADC KL Ain Dout Flash ADC

4 4Ausgewählte Themen des analogen Schaltungsentwurfs Komparator

5 5Ausgewählte Themen des analogen Schaltungsentwurfs Widerstand als Last Ids VdsVdssat Vgs1 Vgs2 Vgs3 Vgs

6 6Ausgewählte Themen des analogen Schaltungsentwurfs Matching Offset

7 7Ausgewählte Themen des analogen Schaltungsentwurfs Komparator mit Offset-Kompensation Vref Vsig Vth f1a f1 f2 C

8 8Ausgewählte Themen des analogen Schaltungsentwurfs Komparator mit Offset-Kompensation Vref Vsig Vth f1a=1 f1=1 f2 C Vref+Voffs Vth Rückkopplung!

9 9Ausgewählte Themen des analogen Schaltungsentwurfs Komparator mit Offset-Kompensation Vref Vsig Vth f1a f1 f2 C Vref+Voffs Vth

10 10Ausgewählte Themen des analogen Schaltungsentwurfs Komparator mit Offset-Kompensation Vref Vsig Vth f1a f1 f2=1 C Vref+Voffs+(Vsig-Vth) Vsig

11 11Ausgewählte Themen des analogen Schaltungsentwurfs Komparator mit Offset-Kompensation Vref Vsig Vth f1a f1 f2=1 C Vref+Voffs+(Vsig-Vth) Vsig

12 12Ausgewählte Themen des analogen Schaltungsentwurfs Ladungsinjektion NN

13 13Ausgewählte Themen des analogen Schaltungsentwurfs Ladungsinjektion NN

14 14Ausgewählte Themen des analogen Schaltungsentwurfs Ladungsinjektion NN

15 15Ausgewählte Themen des analogen Schaltungsentwurfs Ladungsinjektion NN

16 16Ausgewählte Themen des analogen Schaltungsentwurfs Ladungsinjektion NN

17 17Ausgewählte Themen des analogen Schaltungsentwurfs Kompensierung von Ladungsinjektion Vref Vsig Vth f1a f1 f2 C A B C

18 18Ausgewählte Themen des analogen Schaltungsentwurfs Kompensierung von Ladungsinjektion Vref Vsig Vth f1a=1 f1=1 f2 C Vref Vth A B C

19 19Ausgewählte Themen des analogen Schaltungsentwurfs Kompensierung von Ladungsinjektion Vref Vsig Vth f1a f1=1 f2 C A B C Vref-QC/C Vth

20 20Ausgewählte Themen des analogen Schaltungsentwurfs Kompensierung von Ladungsinjektion Vref Vsig Vth f1a f1 f2 C A B C Vref-QC/C-QA/Cp Vth-QA/Cp Cp

21 21Ausgewählte Themen des analogen Schaltungsentwurfs Kompensierung von Ladungsinjektion Vref Vsig Vth f1a f1 f2=1 C A B C Vref-QC/C+(Vsig-Vth) Vsig Cp

22 22Ausgewählte Themen des analogen Schaltungsentwurfs Zweistufiger Komparator Vref f1aa=1 Vref Vsig Vth f1a=1 f1=1 f2 C Vref Vth A B C C2 D

23 23Ausgewählte Themen des analogen Schaltungsentwurfs Zweistufiger Komparator Vref f1aa=1 Vref Vsig Vth f1a f1=1 f2 C A B C Vref-QC/C Vth C2 D

24 24Ausgewählte Themen des analogen Schaltungsentwurfs Zweistufiger Komparator Vref f1aa Vref-QD/C2 Vref Vsig Vth f1a f1=1 f2 C A B C Vref-QC/C Vth C2 D

25 25Ausgewählte Themen des analogen Schaltungsentwurfs Zweistufiger Komparator Vref f1aa Vref-QD/C2-A1(Vsig-Vth) C2 D Vref Vsig Vth f1a f1 f2=1 C A B C Vref-QC/C+(Vsig-Vth) Vsig Cp

26 26Ausgewählte Themen des analogen Schaltungsentwurfs Volldifferentieller Komparator f1aa VsigP VthP f1a f1 f2 VsigN VthN f1 f2 f1af1aa

27 27Ausgewählte Themen des analogen Schaltungsentwurfs Komparator mit positiver Rückkopplung VsigP VthP f1a f1 f2 VsigN VthN f1 f2 f1a f1aa f2a

28 28Ausgewählte Themen des analogen Schaltungsentwurfs Rauschen

29 29Ausgewählte Themen des analogen Schaltungsentwurfs Ramp ADCs C VIn Ramp AND Clk CNT

30 30Ausgewählte Themen des analogen Schaltungsentwurfs Integrating single slope ADC A C -Vin Thr AND Clk CNT R C T v

31 31Ausgewählte Themen des analogen Schaltungsentwurfs Integrating dual slope ADC A C -Vin Ref Thr AND Clk CNT R C T v C Thr

32 32Ausgewählte Themen des analogen Schaltungsentwurfs Integrator A C A C A C A C A C

33 33Ausgewählte Themen des analogen Schaltungsentwurfs Widerstand als Last + >V th

34 34Ausgewählte Themen des analogen Schaltungsentwurfs Widerstand als Last Ids VdsVdssat Vgs1 Vgs2 Vgs3 Vgs

35 35Ausgewählte Themen des analogen Schaltungsentwurfs Stromquelle als Last V I Vin Vout TL

36 36Ausgewählte Themen des analogen Schaltungsentwurfs Common-Source Verstärker Eingang Ausgang Rg Rd||Rds Cg Cf Cd

37 37Ausgewählte Themen des analogen Schaltungsentwurfs Common-Source Verstärker Eingang Ausgang Rg Rd||Rds Cg Cf Cd

38 38Ausgewählte Themen des analogen Schaltungsentwurfs ADC DAC K Ain D ? ADC mit sukzessiven Approximationen

39 39Ausgewählte Themen des analogen Schaltungsentwurfs Algorithmus i=1 VDA=Vref/2 VDA=VDA+Ref/2 i+1 VDA=VDA-Ref/2 i+1 B(n-i) = 0B(n-i) = 1 i = i +1 nein Vin>VDA

40 40Ausgewählte Themen des analogen Schaltungsentwurfs DAC KL Din Aout

41 41Ausgewählte Themen des analogen Schaltungsentwurfs DAC KL Din Aout

42 42Ausgewählte Themen des analogen Schaltungsentwurfs ADC DAC K Ain D ? ADC mit sukzessiven Approximationen DAC K Ain D ? 1

43 43Ausgewählte Themen des analogen Schaltungsentwurfs ADC

44 44Ausgewählte Themen des analogen Schaltungsentwurfs Algorithmus 2 i=1 VDA=Vref/2 Vin=Vin-Ref/2 i+1 Vin=Vin+Ref/2 i+1 B(n-i) = 0B(n-i) = 1 i = i +1 nein Vin>Vref/2

45 45Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref

46 46Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref 0 Vin

47 47Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref 0 Vin

48 48Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin 0 1

49 49Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin 0 1

50 50Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vre/2 Vref 0 oder 1

51 51Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vre/2 Vref 0!

52 52Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin Vref 1

53 53Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vref/4 0 0 oder 1

54 54Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vref/4 0 1

55 55Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vref/4+Vref/8 0 0 oder 1

56 56Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vref/4+Vref/8 0 1

57 57Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vref/4+Vref/8 0 0 oder 1

58 58Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vref/4+Vref/8 0 1

59 59Ausgewählte Themen des analogen Schaltungsentwurfs ADC mit gewichteten Kondensatoren K CC2C4C8C VinVref -Vin+Vref/4+Vref/8 0 1 ADC = 0111

60 60Ausgewählte Themen des analogen Schaltungsentwurfs Algorithmus i=1 Vin=2(Vin-Ref/4)Vin=2(Vin+Ref/4) B(n-i) = 0B(n-i) = 1 i = i +1 nein Vin>0

61 61Ausgewählte Themen des analogen Schaltungsentwurfs 4-bit Subranging ADC SH2bit ADC2bit DAC + 2bit ADC 0123 X4 Ain N1N2 Vin/Vdac Vin x x- +

62 62Ausgewählte Themen des analogen Schaltungsentwurfs 4-bit Subranging ADC 2bit ADC2bit DAC2bit ADC X Vin/Vdac Vin x- + x

63 63Ausgewählte Themen des analogen Schaltungsentwurfs 4-bit Subranging ADC 2bit ADC2bit DAC3bit ADC X Vin/Vdac Vin x- + x

64 64Ausgewählte Themen des analogen Schaltungsentwurfs 3-bit Subranging ADC 1.5bit ADC1.5bit DAC1.5bit ADC 01 X2 x- + Vin/Vdac Vin x

65 65Ausgewählte Themen des analogen Schaltungsentwurfs Algorithmischer ADC 1.5bit ADC1.5bit DAC X2 x- + x Vin Vin/Vdac Vin 01

66 66Ausgewählte Themen des analogen Schaltungsentwurfs Algorithmischer ADC 1bit ADC1bit DAC 0 1 X2 x- + x Vin Vin/Vdac Vin

67 67Ausgewählte Themen des analogen Schaltungsentwurfs - ADC 1bit ADC1bit DAC 0 1 x- + Vin/Vdac Vin x Half range

68 68Ausgewählte Themen des analogen Schaltungsentwurfs - ADC 1bit ADC1bit DAC

69 69Ausgewählte Themen des analogen Schaltungsentwurfs - ADC 1bit ADC1bit DAC

70 70Ausgewählte Themen des analogen Schaltungsentwurfs Switched Capacitor f1 f2 V1V2 V1V2

71 71Ausgewählte Themen des analogen Schaltungsentwurfs Switched Capacitor f1 f2 V1V2 f1 f2 V1V2 Q=V1XC Q=V2XC Δ Q=(V1-V2)XC =(V1-V2)XCXf CK

72 72Ausgewählte Themen des analogen Schaltungsentwurfs Kondensator und parasitäre Kapazitäten T B T B f1 f2 T B =(V1-V2)X(C+C T )XfCK

73 73Ausgewählte Themen des analogen Schaltungsentwurfs Ladungspumpe f1 f2 V1V2 V2*

74 74Ausgewählte Themen des analogen Schaltungsentwurfs Ladungspumpe f1 f2 V1V2 V2* f1f2 f1 V1 V2 V2* Q=(V1-V2)C 1/R=C

75 75Ausgewählte Themen des analogen Schaltungsentwurfs Negativer Widerstand f1f2 f1 V1V2 V2*

76 76Ausgewählte Themen des analogen Schaltungsentwurfs Negativer Widerstand f1f2 f1 V1V2 V2* f1f2 f1 V1V2 V2* Q=(V1-V2)C 1/R=-C

77 77Ausgewählte Themen des analogen Schaltungsentwurfs Negativer Widerstand V1V2 V2* 1/R=-C V1V2 V2*

78 78Ausgewählte Themen des analogen Schaltungsentwurfs Verstärker – Switched Capacitor

79 79Ausgewählte Themen des analogen Schaltungsentwurfs SC – Multiply by two circuit Vin Ck1 Ck1del Ck2 Ck1 Ck1del Ck2 2Vin Vout

80 80Ausgewählte Themen des analogen Schaltungsentwurfs SC – Multiply by two circuit Q Q 0V Vin

81 81Ausgewählte Themen des analogen Schaltungsentwurfs SC – Multiply by two circuit Q Q 0V Vin

82 82Ausgewählte Themen des analogen Schaltungsentwurfs SC – Multiply by two circuit 2Q 0V Vin 0V 2Vin

83 83Ausgewählte Themen des analogen Schaltungsentwurfs SC – Multiply by two circuit 2Q 0V Vin 0V 2Vin Floating switches

84 84Ausgewählte Themen des analogen Schaltungsentwurfs Constant Resistance Floating Switch 0 Vdd 0 Vin QQ Vin+Vdd Principle Off StateOn State

85 85Ausgewählte Themen des analogen Schaltungsentwurfs Constant Resistance Floating Switch Q On: Vdd Off: Vdd+Vin Off: 0 On: Vdd+Vin Off: Vdd On: Vdd+Vin On: Vdd Off: Vdd Gate: 2Vdd Gate: Vdd Gate: Vin On: Vin Off: Vin On: Vin Off: 0 Gate: Vdd+Vin Gate: 0 Practical implementation of switches Wich gate voltages do we need to control the transistors?

86 86Ausgewählte Themen des analogen Schaltungsentwurfs Constant Resistance Floating Switch Q OnB 2Vdd Vdd 0 On OnB How to generate the gate voltages? Practical implementation of switch drivers Level shifter!

87 87Ausgewählte Themen des analogen Schaltungsentwurfs Constant Resistance Floating Switch Q OnB 2Vdd Vdd 0 On OnB Where to connect wells? Level shifter!

88 88Ausgewählte Themen des analogen Schaltungsentwurfs Constant Resistance Floating Switch 0-Vdd 2Vdd-Vdd Vdd-2Vdd Vdd-0 2Vdd-Vdd Vdd-2Vdd In Out Implementation of the level shifter

89 89Ausgewählte Themen des analogen Schaltungsentwurfs Subtraction of Reference Voltage Vin Ck1 Ck1del Ck2 Ck1 Ck1del Ck2 2Vin+aVref-bVref -Vref+Vref Vout

90 90Ausgewählte Themen des analogen Schaltungsentwurfs ADC Cell Vin Ck1 Ck1del Ck2 -Vref+Vref -Vref/4 +Vref/4 Ld=Ck2 En -Vref En +Vref Vout

91 91Ausgewählte Themen des analogen Schaltungsentwurfs Pipeline and Cyclic ADC Ck1Ck2 Ck1Ck2 Ck1Ck2Ck1Ck2 Ck1Ck2 S In Pipeline CyclicNeeds two iputs and sample signal

92 92Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC Cell Ck1 Ck1del SB Ck2 -Vref+Vref Vin S SS S Ck2 To Comp Ck2 Comp

93 93Ausgewählte Themen des analogen Schaltungsentwurfs Ck1 Ck1delCk2 -Vref+Vref Ck2 1

94 94Ausgewählte Themen des analogen Schaltungsentwurfs 1

95 95Ausgewählte Themen des analogen Schaltungsentwurfs -Vref+Vref 2

96 96Ausgewählte Themen des analogen Schaltungsentwurfs 2

97 97Ausgewählte Themen des analogen Schaltungsentwurfs -Vref+Vref 4

98 98Ausgewählte Themen des analogen Schaltungsentwurfs 1

99 99Ausgewählte Themen des analogen Schaltungsentwurfs -Vref+Vref 2

100 100Ausgewählte Themen des analogen Schaltungsentwurfs -Vref+Vref 2

101 101Ausgewählte Themen des analogen Schaltungsentwurfs -Vref+Vref 4

102 102Ausgewählte Themen des analogen Schaltungsentwurfs -Vref+Vref 4

103 103Ausgewählte Themen des analogen Schaltungsentwurfs -Vref+Vref 8

104 104Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC Cell with parallel S+A Vin Ck1 Ck2 -Vref+Vref Ck2 Ck1del Vin S S SB In Ck2 Ck1 Ck2del S In -Vref+Vref Ck2 Comp Ck1 Comp To Comp

105 105Ausgewählte Themen des analogen Schaltungsentwurfs Types of Amplifier Single Input, Single Output Fully Differential Pseudo-Differential

106 106Ausgewählte Themen des analogen Schaltungsentwurfs Fully Differential Amplifier with CM Feedback InPInN CMOutPOutNOutPOutN CM FeedbackFolded Cascode Amplifier

107 107Ausgewählte Themen des analogen Schaltungsentwurfs 3-Stage Pseudo-Differential Amplifier InPInNCM OutN OutP

108 108Ausgewählte Themen des analogen Schaltungsentwurfs Symmetry of the Differential Circuit VinP Ck1 Ck2 -Vref +Vref Ck2 Ck1del VinP S S SB InP Ck2 Ck1 Ck2del S InP -Vref+Vref To Comp VinN Ck1 Ck2 Ck1del S Ck2 InN Ck1 Ck2del Ck1 Ck2 S SB To Comp S S Ground in Single endend c. is mid point in differential circ. SignalN = (SignalN+SignalP)/2+ (SignalN-SignalP)/2

109 109Ausgewählte Themen des analogen Schaltungsentwurfs Fully Differential Amp VinP Ck1 Ck2 -Vref +Vref Ck2 Ck1del VinP S S SB InP Ck2 Ck1 Ck2del S InP -Vref+Vref To Comp VinN Ck1 Ck2 Ck1del S Ck2 InN Ck1 Ck2del Ck1 Ck2 S SB To Comp S S

110 110Ausgewählte Themen des analogen Schaltungsentwurfs Common Mode Bias VinP Ck1 Ck2 -Vref+Vref Ck2 Ck1del VinP S S SB InP Ck2 Ck1 Ck2del S InP -Vref+Vref To Comp VinN Ck1 Ck2 Ck1del S Ck2 InN Ck1 Ck2del Ck1 Ck2 S SB To Comp S S CM

111 111Ausgewählte Themen des analogen Schaltungsentwurfs Pseudo-Differential Amp VinP Ck1 Ck2 -Vref+Vref Ck2 Ck1del VinP S S SB InP Ck2 Ck1 Ck2del S InP -Vref+Vref To Comp VinN Ck1 Ck2 Ck1del S Ck2 InN Ck1 Ck2del Ck1 Ck2 S SB To Comp S S CM

112 112Ausgewählte Themen des analogen Schaltungsentwurfs Common Mode Bias VinP Ck1 Ck2 -Vref+Vref Ck2 Ck1del VinP S S SB InP Ck2 Ck1 Ck2del S InP -Vref+Vref To Comp VinN Ck1 Ck2 Ck1del S Ck2 InN Ck1 Ck2del Ck1 Ck2 S SB To Comp S S CM

113 113Ausgewählte Themen des analogen Schaltungsentwurfs Common Mode Subcircuit VinCM Ck1 Ck2 Ck1del VinCM S S SB InCM Ck2 Ck1 Ck2del S InCM S

114 114Ausgewählte Themen des analogen Schaltungsentwurfs Auto-Zero Feedback

115 115Ausgewählte Themen des analogen Schaltungsentwurfs Nonidealities of simple Current Memory Cells V I Output Resistance Charge Injection Nonlinearity Biasing

116 116Ausgewählte Themen des analogen Schaltungsentwurfs Nonidealities of simple Current Memory Cells V I Output Resistance Charge Injection Nonlinearity Biasing

117 117Ausgewählte Themen des analogen Schaltungsentwurfs An Active Current Memory Cell Simple Idea, only one problem solved

118 118Ausgewählte Themen des analogen Schaltungsentwurfs Better Implementation Three problems solved

119 119Ausgewählte Themen des analogen Schaltungsentwurfs Active Current Memory Cell with Switches Shown Wr Rd InOut

120 120Ausgewählte Themen des analogen Schaltungsentwurfs Current Memory Cell with Current Replication Wr Rd InOut

121 121Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC Principle Current Memory Cell -Iref Store +Iref 2X Sig Too High Too Low

122 122Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC with four Current Cells Wr Rd Ck Add/Sub Wr Rd Wr Rd Ck Add/Sub Wr Rd Ref Too High Too Low Too High Too Low

123 123Ausgewählte Themen des analogen Schaltungsentwurfs Cyclic ADC with for Cells – Illustration Go to 3…

124 124Ausgewählte Themen des analogen Schaltungsentwurfs wrrrnc lt ncccwr nc lt rdlt rd wrncrr rdlt rd ncwrcc rrnc rd lt ncccwr rd lt rdlt rd wrncrr rdlt rd ncwrcc SS 2(S-h 0 R+l 0 R) 2(2(2(2(S - h 0 R + l 0 R) - h 1 R + l 1 R) – h 2 R + l 2 R) – h 3 R + l 3 R) = Res wrrrnc lt S h0h0 l0l0 h1h1 l1l1 h2h2 l2l2 h3h3 l3l3 sample state 1sample state 2state3state4 state1state2state3state4sample state 1 2(2(S-h 0 R+l 0 R)-h 1 R+l 1 R) 2(2(2(S-h 0 R+l 0 R)-h 1 R+l 1 R)–h 2 R+l 2 R) memory cell comparator rd – read wr – write nc – not connected r – reset c – compare lt - latched States: ck2ck1ck3ck4 ck6ck5ck7ck8ck9 Res

125 125Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 2) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L W R

126 126Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 3) Reg. cascode Double sampling DEPFET NC W R R C C L L W R R C C L L W R Z

127 127Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 4) Reg. cascode Double sampling DEPFET R R W NC L L R R R W R L L R R W R C

128 128Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 5) 77 Reg. cascode Double sampling DEPFET R R NC W L L C C R W R L L C C R W Z

129 129Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 6) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L R W

130 130Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 7) Double sampling NC W R R C C L L W R R C C L L Reg. cascode DEPFET R W

131 131Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 8) Double sampling R R W NC L L R R R W R L L R R Reg. cascode DEPFET R W

132 132Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 9) Double sampling R R NC W L L C C R W R L L C C Reg. cascode DEPFET R W

133 133Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 10) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L W R

134 134Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 11) Reg. cascode Double sampling DEPFET NC W R R C C L L W R R C C L L W R Z

135 135Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 12) Reg. cascode Double sampling DEPFET R R W NC L L R R R W R L L R R W R C

136 136Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 13) Reg. cascode Double sampling DEPFET R R NC W L L C C R W R L L C C R W Z

137 137Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 14) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L R W

138 138Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 15) Double sampling NC W R R C C L L W R R C C L L Reg. cascode DEPFET R W

139 139Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 0) Double sampling R R W NC L L R R R W R L L R R Reg. cascode DEPFET R W

140 140Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 1) Double sampling R R NC W L L C C R W R L L C C Reg. cascode DEPFET R W

141 141Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 2) Reg. cascode Double sampling DEPFET W NC R R R R L L R R W R R L L W R

142 142Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 3) Reg. cascode Double sampling DEPFET NC W R R C C L L W R R C C L L W R Z

143 143Ausgewählte Themen des analogen Schaltungsentwurfs DCD2 (CNT = 4) Reg. cascode Double sampling DEPFET R R W NC L L R R R W R L L R R W R C


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