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Institut für Angewandte Mikroelektronik und Datentechnik Course and Contest Results of Phase 5 Eike Schweißguth Selected Topics in VLSI Design (Module.

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1 Institut für Angewandte Mikroelektronik und Datentechnik Course and Contest Results of Phase 5 Eike Schweißguth Selected Topics in VLSI Design (Module 24513) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik1

2 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Power Consumption o Dynamic power (capacitors) o Short circuit current © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik VDD GND OUT IN I Sub I DJ IGIG o Gate leakage I G o Subthreshold leakage I Sub o Drain junction leakage I DJ [2]

3 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Technology Impact on Dynamic Power o P dyn = C L * f * V DD 2 o C L and V DD decrease with smaller technology nodes o  Overall impact of P dyn decreases o  Higher frequencies may be possible due to lower C L (but there are also converse effects) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Tech. 65nm45nm32nm f [MHz] Lib. LVT VDD [V] 1,21,11 P dyn [mW] 22,1511,6710,73 P leak [µW] 9,294,566,58 Area

4 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Technology Impact on Subthreshold Leakage (1) o Source/drain depletion regions become relevant in short channel transistors (charge sharing) o  Decreased V th, stronger effect when V ds is applied © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik [5]

5 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik o Short channel and Drain Induced Barrier Lowering (DIBL) decrease potential barrier Technology Impact on Subthreshold Leakage (2) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik o  More electrons with enough energy to pass the potential barrier o  Much more leakage current o  Temperature dependent [3][8] o Solution: Higher substrate doping, thinner gate oxide, special doping profiles

6 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Technology Impact on Gate Leakage o Gate oxide is scaled down for: Regaining gate control over the channel Increasing channel conductance o  I G increases o Solution: High-K Metal Gate © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

7 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Technology Comparison o Typical corner at 25°C o Conclusion: © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Tech. 65nm 45nm 32nm f [MHz] 1000 Lib. HVTSVTLVTSVTLVTSVTLVT VDD [V] 1,2 1,1 11 P dyn [mW] 5,915,805,783,263,292,512,58 P leak [nW] 48,7373,14311,3255,32127,3663,15018,3 Area Less P dyn More P leak Less area Less delay

8 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Sources [1] Timmermann, D.: Hochintegrierte Systeme 1, Kapitel Leistungsverbrauch [2] Timmermann, D.: Hochintegrierte Systeme 2, Kapitel CMOS Low-Power Techniken [3] Arora, N.: Mosfet Modeling For Vlsi Simulation: Theory And Practice; World Scientific, 2007 [4] [ ]http://en.wikipedia.org/wiki/Drain-induced_barrier_lowering [5] Saxena, V.: MOSFET Short Channel Effects; Boise State University; Oct. 2010; URL: [ ] © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

9 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Sources [6] Nishi, Y.; Doering, R.: Handbook of Semiconductor Manufacturing Technology, Second Edition; CRC Press, 2012 [7] Roy, K. et al.: Leakage Current Mechanisms and Leakage Reduction Techniques in Deep-Submicrometer CMOS Circuits. In: Proceedings of the IEEE, Vol. 91, No. 2, February 2003, S [8] Troutman, R. R.: VLSI Limitations from Drain-Induced Barrier Lowering. In: IEEE Journal of Solid-State Circuits, Vol. SC-14, No. 2, April 1979, S © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik


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