MIKROELEKTRONIK, VIEEAB00

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1 MIKROELEKTRONIK, VIEEAB00
MOS Schaltkreise: CMOS Gatter und Speicher Layout

2 Untersuchte Abstraktionsebene
SYSTEM + BLOCK (MODULE) GATTER (GATE) Vout Vin SCHALTKREIS (CIRCUIT) BAUSTEIN (DEVICE) n+ S D G PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

3 Gatterschaltungen Schalternetze nMOS Ausführung CMOS Gatter
Transfer Gatter Dynamische Logik Speicherzellen Layout PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

4 Ein Inverter wurde gebaut – das war der Start
VDD GND EIN AUS load (Last-widerstand) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

5 Serielle Schalter: NAND Gatter
Wenn A=1 und B=1, dann AUS=0 Das ist die Verknüpfung NOT (A AND B), das heisst NAND VDD GND AUS A B Der Strom fliesst SERIELL Praktisch max 3..4 Eingänge. Mit PARALLELEN Strompfaden kann die NOR Verknüpfung realisiert werden PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

6 Parallele Schalter: NOR Gatter
Wenn A=1 oder B=1, dann AUS=0 Das ist die Verknüpfung NOT (A OR B), das heisst NOR VDD GND AUS A B PARALLELER Strompfad Gestaltung komplexer Strompfade == Möglichkeit für komplexe Logikverknüpfungen PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

7 Komplex Gatter Serielle Strompfade parallel geschaltet
VDD Es gibt 4 Strompfade A D E AUS B F C GND PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

8 Komplex Gatter, nMOS Ausführung
Serielle Strompfade parallel geschaltet Anstelle Schalter nMOS Anreicherungstransistoren Passive Last: nMOS Verarmungstransistor AUS F E D C AB AUS ) ( + = Es gibt 4 Strompfade PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

9 CMOS Gatter Im CMOS Inverter werden beide Transistoren gesteuert.
Bei Gatter erscheinen je ein „oberer" (pMOS) und ein „unterer" (nMOS) Netzwerk, beide bestehen aus soviel Transistoren wie die Funktion Eingänge hat. Bei jenen Eingangskombinationen, wo der Ausgang 0 ist, bildet das untere Netzwerk einen Kurzschluss zwischen dem Ausgang und dem Grund, während das obere Netzwerk zwischen dem Ausgang und der Versorgung gebrochen ist. Wenn der Ausgangswert 1 ist, dann ist das untere Netzwerk gebrochen, und dafür bildet der obere einen Kurzschluss Mit den p- bzw. n-Transistoren sollen duale Netzwerke realisiert werden. Gates mit demselben Eingangssignal sollen miteinander verbunden werden. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

10 Allgemeiner Aufbau von CMOS Gattern
nMOS Netz: zieht den Ausgang zu GND herunter: Pull-Down Network (PDN) pMOS Netz: zieht den Ausgang zu VDD hoch: Pull-Up Network (PUN) PUN ist das Duale von PDN F(In1,In2,…InN) VDD In1 In2 InN PUN PDN … Y A B VDD PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

11 Konstruktion von CMOS Gattern
duale Topologie (aus Schleife Knotenpunkt, aus Knotenpunkt Schleife) duale Komponenten: pMOS statt nMOS Gates mit demselben Eingangssignal sollen miteinander verbunden werden. geeignete Dimensionierung der W/L Verhältnisse PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

12 Komplex Gatter – das ist noch überschaubar:
X = !((A+B)•(C+D)) D X PUN D C VDD X B A PDN Consistent Euler paths ABDC BDCA DCAB CABD BACD ACDB CDBA DBAC and NOT DACB, BCAD, etc. A GND B C D PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

13 Statischer CMOS Volladdierer
!Cout = !Cin & (!A | !B) | (!A & !B) Cout = Cin & (A | B) | (A & B) B A Cin !Cout !Sum !Sum = Cout & (!A | !B | !Cin) | (!A & !B & !Cin) Sum = !Cout & (A | B | Cin) | (A & B & Cin) (for C and Sum inverter) transistor Full Adder No more than 3 transistors in series Loads: A-8, B-8, Cin-6, !Cout-2 Number of “gate delays” to Sum – 3? PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

14 Anwendung von Transfer Gattern (TG)
Der traditionelle CMOS Volladdierer ist schwierig zu überschauen, braucht viele Transistoren. Vereinfachung: Verwendung von Transfer Gattern (transmission gate) Eine Logikverknüpfung kann nicht nur durch die Gestaltung des Strompfads zwischen VDD und GND realisiert werden. Schalter können auch in den Signalpfad eingefügt werden Analogschalter in digitalen Schaltkreisen PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

15 Eigenschaften von TG Logik
CMOS: in Gegentakt gesteuerte n/p Transistoren weniger Transistoren Zweiwege-Signalverkehr kein statischer Verbrauch der serieller Widerstand ist kritisch – max. 4 TG dürfen kaskadiert werden Schaltplan Symbole Vereinfachte Darstellung Mit Gegentakt-Steuerung Mit eingebautem Inverter PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

16 Schaltkreis-Beispiele mit Transfer Gattern
Typisch: XOR, MUX/DEMUX XOR Gatter: 4 zu 1 MUX: A B Y = A XOR B D0 D1 D2 D3 S0 NS0 Y NS1 S1 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

17 Volladdierer mit Transfer-Gattern
Sum Cout A B Cin For class handout 16 Tr. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

18 Zum Vergleich: die statische CMOS Version
!Cout = !Cin & (!A | !B) | (!A & !B) Cout = Cin & (A | B) | (A & B) B A Cin !Cout !Sum !Sum = Cout & (!A | !B | !Cin) | (!A & !B & !Cin) Sum = !Cout & (A | B | Cin) | (A & B & Cin) 24 Tr. (for C and Sum inverter) transistor Full Adder No more than 3 transistors in series Loads: A-8, B-8, Cin-6, !Cout-2 Number of “gate delays” to Sum – 3? PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

19 Dynamische MOS Logik Prinzip: Funktion in zwei Phasen Φ Φ
eine Kapazität wird durch einen pMOS Schaltertransistor auf VDD aufgeladen: Vorladung oder pre-charge in der zweiten Phase wird der Kondensator von VDD getrennt und durch ein nMOS logisches Netz entweder entladen oder belassen (in Abhängigkeit von den Eingangssignalen): das ist die Auswertung oder evaluation In1 In2 PDN In3 Me Mp Φ CL pre-charge Out Φ evaluation t PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

20 Eigenschaften von dynamischen Gattern
Die Logikfunktion wird durch das PDN realisiert statt 2N Tranistoren reichen N+2 aus Platzbedarf ist kleiner als bei statischen CMOS Gattern Die geometrischen Verhältnisse sind für die Funktion nicht kritisch Nur dynamischer Verbrauch (kein Kurzschluss) Für das Vorladen ist ein Taktsignal notwendig (precharge) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

21 Speicherzellen Dynamisches Latch Dynamisches M/S Flipflop
Statisches Latch Statisches M/S Flipflop Überschau PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

22 Speicherschaltungen: dynamisches D-FF
Dynamisches Latch und Flipflop "Analog Sample-and-hold" Schaltkreise in digitaler Umgebung  dynamisches Latch Speicherkapazität: Eingangskapazität des Inverters Es braucht nur 6 Transistoren 2 Latches kaskadiert, gesteuert mit nicht-überlappenden Taktsignalen: Master-slave FF CIN EN D /Q D Q CK2 CK1 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

23 Speicherschaltungen: dynamisches D-FF
Vereinfachte Version: Es gibt kein nicht-überlappendes Taktsignal Die Gegentakt-Steuerung der Transfer-Gatter erfolgt mit Inverter Ist nur für kurzzeitige Speicherung geeignet -- Leckage D Q CLK /CLK 10 Transistoren PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

24 Statische Speicher Diese können aus Gattern mit Rückkopplung aufgebaut werden EN D Q /Q Q /Q /R /S RS-latch D-latch 5 Zellen, 18 Transistoren erweitert: D-latch PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

25 D-Latch Ausführung mit OR-AND-INVERT Gatter: 12 Transistoren
Q /EN D /D /Q 12 Transistoren Die dynamische Version braucht weniger Transistoren (10) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

26 D Flip-flop 2 D-Latch kaskadiert und die Takteingänge werden in Gegentakt gesteuert. Die quasistatische Version verwendet Transfer Gates und braucht deutlich weniger Transistoren D CLK Q QN 1 Q CLK D Q D QN 28 Tr. 18 (22) Tr. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

27 Speicher–Hierarchie Speed (ns): .1’s 1’s 10’s 100’s 1,000’s
Second Level Cache (SRAM) Control Datapath Secondary Memory (Disk) On-Chip Components RegFile Main (DRAM) Data Instr ITLB DTLB eDRAM Speed (ns): ’s ’s ’s ’s ,000’s Size (bytes): ’s K’s K’s M’s T’s Cost: highest lowest TLB = Translation Lookahead Buffer eDRAM = embedded DRAM PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

28 Halbleiterspeicher RWM NVRWM ROM Random Access Non-Random Access EPROM
Mask-programmed SRAM (cache, register file) FIFO/LIFO E2PROM DRAM Shift Register CAM FLASH Electrically-programmed (PROM) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

29 Untersuchte Abstraktionsebene – Layout
SYSTEM + BLOCK (MODULE) GATTER (GATE) Vout Vin SCHALTKREIS (CIRCUIT) BAUSTEIN (DEVICE) n+ S D G PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

30 Layout Layout Verbindungen 20.02.2016. PG.
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31 Layout eines (Verarmungs)-Inverters
Layout = Die Gesamtheit der 2D-Gebilde auf der Maskenfolge Einer jeden Maske wird ein Farbkode zugeordnet: Aktivbereich: rot poly-Si: grün Kontakte: schwarz Metall: blau Maske = Layout-Ebene D G S Einen Transistor gibt es dort, wo zwischen dotierten Bereichen sich ein Kanal bildet. CHANNEL = ACTIVE AND POLY PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

32 Hierarchischer Layout-Aufbau
Schaltplan auf Transistor-Ebene mit W/L Daten Symbolisches Layout mit Stick-Diagramm „Aufblasen“ des Stick-Diagramms Layout für die Standardzellen-Bibliothek: Hand-Entwurf aus Layout-Primitives Bei Synthese: Nach generischer Synthese Mapping auf Standardzellen der Target-Technologie. So entsteht eine „konkrete“ Netzliste, deren Elemente automatisch plaziert und verdrahtet werden – Silicon Compiler. PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

33 CMOS Strukturen Zusätzliche Masken: CMOS mit mehreren Metallschichten:
n-Wanne (oder p-Wanne, je nach Substrat-Typ) P-Diffusion (oder n-Diffusion, je nach Substrat-Typ) CMOS mit mehreren Metallschichten: eine eigene Maske für eine jede Metallschicht, Kontakte, Vias Mehrere Polyschichten sind möglich (analog CMOS) Typisch: Masken Für die Machbarkeit sind Regeln einzuhalten: Entwurfsregeln (Design Rules, DRC) diese folgen von der Technologie, gegeben vom IC-Hersteller PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

34 Layout eines CMOS Inverters
p Wanne n Wanne p + - n V DD U out GND in poly S D MOS PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

35 Vereinfachtes Layout: Stick diagram
Vdd Out In GND In 2/2 aktíve Zone Poly Metall Kontakt Out W/L Verhältnisse sind gegeben PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

36 CMOS Struktur (Inverter)
p-Si Substrat n Wanne p+ In 2/2 PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

37 Layout Primitiven: einfache Gebilde
Aktíve Zone (Fenstermaske im Dünnoxyd) Gate (Maske der poly-Si Musterung) Kontakte (Fenstermaske im Feldoxyd) S/D Anschlüsse (Maske der Metallisierung) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

38 Layout Makros – aus Primitiven
Layout eines nMOS Transistors: Layout Primitiven auf echten Layoutschichten Layout eines nMOS Transistors + Umrisslinie + Anschlüsse (Pins) Makro eines nMOS Transistors: Umriss, Anschlüsse, Beschriftungen: auf Pseudoschichten nMOS D S G PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

39 Layout Makros – aus Makros und Primitiven
nMOS D S G pMOS Layout auf Gatterebene PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

40 Ausschnitt von einem CMOS layout
nur 2 Metallschichten INV NAND3 Die Schaltung kann vom Layout wiederhergestellt werden: Prüfung, realistische Verzögerungen PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

41 Kapazitäten der Leitungen
Parallele Elektroden: parallel plate capacitance Elektrische Feldlinien W H tdi Dielektrikum (SiO2) Substrat Cpp = (di/tdi) WL Stromrichtung Dielektrizitäts-konstante (SiO2 => 3.9) L Parallel plate model – the capacitance is proportional to the overlap between the conductors and inversely proportional to their separation. Scaling technology shrinks W (L depends on circuit interconnect lengths) but scaling down H at the same time would negatively affect resistance. Thus, H is not scaled by the same ratio as W leading to a smaller W/H ratio (now approaching unity!) PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET

42 Kapazitäten der Leitungen
Cwire = Cpp + Cfringe + Cinterwire = (di/tdi)WL + (2di)/log(tdi/H) + (di/tdi)HL Kapazität zwischen Leitungen interwire Rand-kapazität Cfringe ~ ½ Cpp for 0.5 micron technology Interwire capacitance is responsible for cross-talk When W < 1.75 H the interwire capacitance starts to dominate fringe parallele Platte pp H PG. Térvezérelt tranzisztorok I.: A JFET-ek © Poppe András & Székely Vladimír, BME-EET