Libero: Design Creation / Verification Seminar WS04/05 Andreas Schibilla (ii4900)

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Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 3 Design Flow in Libero

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 4 Text Based Entry Editor-Auswahl und Optionen Neue HDL-Datei erstellen (öffnen, importieren) Merkmale des integrierten Editors (Tabs, Edit-Fkt., Comment) Syntax Checker

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Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 6 ACTGen Core Builder fertige Makros für komplexe Design- Elemente erzeugen (wie z.B. Zähler, Multiplexer, Puffer, Register...) individuelle Konfiguration und Verwaltung mit Hilfe einer grafischen Oberfläche Übernahme der Makros in Text-based oder Schematic-Designs

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 7 Programmoberfläche Core Catalog Variety View Fenster Configured Core View Fenster Log Fenster

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 8 ACTGen Core Builder Beispiel: Einen Zähler einbinden 1.VHDL-Design anlegen 2.ACTgen Core Builder starten 3.Zähler konfigurieren 4.Zähler generieren 5.Zähler mittels PortMap einbinden

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 9 Beispiel: Zähler my_cnt.vhd: -VHDL-Beschreibung des Cores -enthält Entity und Architecture des Zählers my_cnt.gen: -speichert Makro-Parameter my_cnt.log: -enthält Details/Parameter in reinem Textformat

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Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 11 Schematic Based Entry

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 12 Ein Beispielentwurf 3-Bit Zähler mit Logik verknüpfen

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 13 Schematic Beispielablauf 1.Neue Schematic-Datei erzeugen 2.Komponenten hinzufügen (kopieren) 3.Komponenten miteinander verbinden 4.I/O definieren 5.Kommentare und Grafikelemente 6.Zähler erzeugen und einbinden 7.Objekte manipulieren 8.BUS einzeichnen 9.Speichern und Testen

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 14 Besonderheiten in ViewDraw Multi-Paging Fubes (Blackbox) Eigene Symbole erzeugen und einbinden

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Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 16 Design Flow in Libero

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 17 Stimulus - WaveFormer Lite Toolbar Diagramm Fenster Parameter Fenster Report Fenster

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 18 Stimulus - WaveFormer Lite Wichtige Optionen: z.B.: -Display Time Unit -Base Time Unit

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 19 Signale & Clock hinzufügen Frequenz Offset Flanken- verhalten Ausdruck für Verlauf Export Typ und Anzeige

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 20 Signalverlauf zeichnen

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 21 BUS hinzufügen Virtueller BUS Group BUS Simulierte BUSSE

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 22 Testbench erzeugen Export Timing Diagrams As VHDL w/ Top Level Test Bench (*.vhd)

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 23 Funktionale Simulation Testbench auswählen Auswertung in ModelSim

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 24 Simulations Optionen Zeit- intervalle Simulations- dauer Testbench Entity

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Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 26 Synthese Synplify von Synplicity LeonardoSpectrum von Mentor Graphics Precision RTL von Mentor Graphics

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 27 Design Flow in Libero

Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 28 Die Oberfläche von Synplify

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Libero: Design Creation / Verification – Andreas Schibilla (ii4900) – Folie 30 Schlusswort Mögliche Fehlerquellen: - Fehler in exportierter Testbench - falsche Simulations-Testbench gewählt - ModelSim zeigt keine Output-Signale an - ViewDraw startet nicht aus Libero heraus Im Vergleich zu Quartus / PeakVHDL: - individuelle Tools einsetzbar - Schematic Eingabe möglich