Institut für Angewandte Mikroelektronik und Datentechnik Results of Phase 4: Layout for ST65 technology by Christoph Niemann Selected Topics in VLSI Design © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik1 Institute MD, University of Rostock

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Content Observations Changes in Filterdesign Frequency Response Changes in Implementation Synthesis and Layout Picture of Chip Layout Metric © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Observations Filter-design is not optimal (slew rate can be achieved with less then 14 coefficients Further optimisations in VHDL-Code are possible Those vhdl optimisations might have an higher impact on the results then advanced Layout-Options Use different CPA to save Registers Correction of the mean of truncation-error and addition of the lsb- ones of the sign change in two’s complement is possible with a single correction vector © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Changes in Filterdesign Creating a standart bandpass design with fdatool Costumize with pole/zero editor Check the design in MATLAB within a replicated test bench Order 10 fir filter Reduces number of partial products from 26 to 13 Maximum 2 partial products per coefficient © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Frequency Response © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Changes in Implementation Correction of truncation error Makes the use of 8 bit adders ans 7 bit registers posible Saves 33% of the full-adders and 42% of the registers  altogether reducing of hardware by 60% © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Synthesis and Layout Sythesis Higher frequency due to changed design Layout Quadratic core core to I/O pin spacing of 10µm No further layout improvements © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Picture of Chip Layout © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Metric © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Phase 3Phase 4 Timing0.9 ns0.86 ns Frequency1111 MHz1163 MHz Dynamic Power9.97 mW mW Leakage Power66.8 nW nW Metric2.06*10 18 MHz 3 /W²2.377*10 19 MHz 3 /W² Pipeline Stages41 Core Size Core Utilization %

Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Thank you for your attention! © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik