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Proseminar „Statische CMOS - Schaltungen“ FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Thema: CMOS-NAND-Gatter Gehalten von: Yue Junshan Prof.

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1 Proseminar „Statische CMOS - Schaltungen“ FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Thema: CMOS-NAND-Gatter Gehalten von: Yue Junshan Prof. Dr. Zehendner SS 2005 – FSU Jena

2 Inhaltsverzeichnis 1. Einführung 2. Komplexe Logik- Funktionen 3. CMOS NAND Gatter  3.1 Der allgemeine Aufbau  3.2 DC Charakteristik  3.3 Transiente Eigenschaften  Output Ladungszeit  Output Entladungsverzögerung 4. COMS Gatter Design 5. N- Input NAND 6. Literatur FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 1

3 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 2 1. Einführung Der erste integrierte Schaltkreis von 1958 Erst im Jahre 1958 erkennt D.C. Mueller von dem Bell Laboratories in seinem Artikel Transistors, dass der Transistor aufgrund seiner Zuverlässigkeit, seiner geringen Abmessungen, seines geringen Energieverbrauchs, sowie aufgrund seiner Charakteristik, die ihn als ideale Realisierung eines Schalters auszeichnet, besonders als Grundbauelement für Computer geeignet ist.

4 2. Komplexe Logik-Funktionen Ein Aspekt von CMOS Gatter Erstellung vom Schaltkreis zur Implementierung der Funktionen. Die Beziehung zwischen logischen Funktionen und dem entsprechenden Schaltkreis ist sehr enger geworden. Ein Statische Logik Gatter ist ein Schaltkreis zur Realisierung der logischer Verknüpfungen. Statisches CMOS Gatter sind relativ einfach zu entwerfen und verwenden. FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 3

5 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER AOI (and-or-invert) Gleichung OAI (or-and-invert) Gleichung Beispiel einer Komplexe Logik-Funktionen  Betrachtung einer 3- stelliger Funktion  Primitive Operation +,,, wie or,and,not  Umkehrung der Anordnung von der Logischer Operationen  Benutzung von De Morgan 4

6 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Komplexe logik-Gatter basieren auf CMOS Inverter Die n-FET und p-FET als Zugangstransistoren Der Eingangstrom Vin des Verhaltens der beiden Transistoren stimmt. In der Schaltungstechnischen Realisierung werden meist die Spannungen zugeordnet: ZB.die Spannung +5v = „1“ die Spannung 0v = „0“ Komplexe Logik- Gatter 5

7 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Wenn V in = V DD, ist n- FET geschaltet, dh V out =0V. Der Ausgang verbindet mit der Erde Wenn V in = 0v ist, ist p- FET geschaltet, dann ist V out =V DD. Der Ausgang verbindet mit V DD Abbildung 2.1 Operation des CMOS Inverter Schaltwerks Basiselemente von Logikgattern 6

8 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Abbildung 2.2: Allgemeine Struktur eines CMOS komplexe Logik Gatters 1.Für jede Eingabe wird ein komplementäres Paar benötigt. 2.Umtauschen eines einfachen n- FETs durch einen Array von n- FETs, die mit der Erde verbunden sind. 3.Umtauschen eines einfachen p- FETs durch einen Array von p- FETs, die mit VDD verbunden sind. 4.Entwerfen des n-FETs bzw. p- FETs Schaltwerks,so dass nur ein Schaltwerk für das Input aktiviert ist. Konstruierung eines komplexes logik-Gatters 7

9 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 3. CMOS-NAND-Gatter Abbildung 2.3: NAND2 Symbol und Wahrheitstabelle Ein CMOS NAND Gatter besteht aus zwei NAND Gatter. Die NAND2 Operation ist beschrieben durch die Logik- Funktion f Der allgemeine Aufbau

10 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 9 (a)Logik 1 Output(b) Logik 0 Output  Konstruieren wir eine CMOS- Schaltung, die diese einfache Funktion liefert, brauchen wir zwei komplementäre Paare.  Das Output ist genau dann gleich null, wenn die beiden Inputs den logischen Wert 1 besitzen. Allgemeine Operation mit Logik- Switch

11 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Abbildung 2.5: CMOS NAND2 Logik Gatter und seine Werttabelle Durch das Ergebnis zurückführung der logischer obiger Schaltung V in, A = V in, B = V DD die n- FET Transistoren aktiv, der beiden p- FET Transistoren in Ruhezustand, V out mit der Erde verbunden V in, A = 0V oder V in, B = 0V, keinen Pfad zur Erde, V out = VDD Der allgemeine Aufbau 10

12 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Vereinfachen wir die logische Schaltung zur logischen Operation, indem wir ordnen VDD mit dem logischen „1“ und die Erde mit dem „0“. Der Output ist eine logische Funktion „OR“ zwischen den p- FETs und den n- FETs. Abbildung 2.6: Logische Operation von NAND2 Gattern Logische Operation von NAND2 Gattern 11

13 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER DC und Transiente Charakteristik Es gibt drei Kombinationen von Input,so dass das Resultat des Stromes in die Output von einem hochen Zustand bis einem niedrigen Zustand verändern kann. Die drei Möglichkeiten sind: V in,A =V in,B gleichzeitig umstiegen von 0V bis V DD. V in,A =V DD,wenn V in,B von 0V bis V DD umsteigt. V in,B =V DD,wenn V in,A von 0V bis V DD umsteigt. Abbildung 2.7: VTC von NAND2 Gatter

14 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER DC Charakteristik Der interne Knoten X zwischen den Reihen verbundeten n-FETs führt zu einem Unterschied der obigen sprechenden drei Möglichkeiten. Das Ergbnis findet man in der Abbildung 2.8. Abbildung 2.8: Strom in der NAND2 Schaltung Wenn der Inputstrom V in,A und V in,B gleichzeitig mit der Erde verbindet, dann ist V GSA = V in,A V DSB ; V GSB = V in,B Auf diese Weise der Schwellespannung der Transistoren gilt: V TnA =V T0n +γ(√2|ф F |+V DSB √2|ф F | ) V TnB = V T0n d.h die Anschaltungsf ä higkeit von MnA ist schweriger als MnB. 13

15 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 14 Berechnung von V I Um der Gatterspannung V I zu berechnen,wenden wir den gleichen Stromwert I Dn =I DnA =I DnB an, der durch die Kette von nFET fliesst. Dann kann die Formel von V I bekommen : Der Wert von V I bestimmt durch das Verhältnis von (ß n ∕ ß p ).In Kapitel 3 haben wir schon die Gleichung von V M gewissen:

16 15 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Der Unterschied zwischen V I und V M Vergleichen wir die beiden Gleichung,wird nur die Differenz,die der Faktor (1/2) vor der quadratischen Wurzel ist, deutlich gesehen.Wenn wir den gleichen Wert für (ßn/ßp) in beide obiger Gleichungen benutzen,dann ist der Wert von der Gleichung V I grösser als V M.Dies kann zu einer Vergrösserung des Widerstandes,der zwischen dem Output und der Erde ist,in dem Reihe-bindeten nFETs führen. Durch die Abbildung 2.9 können wir den gleichen Schaltkreis für die Fälle (iii) und (ii) benutzen. Das meiste wichtige Resultat des Schaltzustandes von einzigen Inputes ist die Verschiebung der beide Eingaben zu diesem (simultaneous switching) Zustand, d.h V in,A =V in,B gleichzeitig steigen von 0V bis V DD um.Weil die Anschaltfähigkeit von MnB leichter als von MnA ist, dann führt zu einer Differenz zwischen der angewandeten Spannung und V GSA. Abbildung 2.9: NAND2 VTC der Anzeige mit verschiedener Möglichkeiten

17 3.3 Transiente Eigenschaften 16 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Mit der Betrachtung des Schaltkreises in der Abbildung 3.0 ist es klar, dass man die voraussichtliche Schaltzeit durch die Kapazität ausrechnen kann. C FET = C GDnA + C GDpA + C GDpB + C DBnA + C DBpA + C DBpB C L = C line + C FO C X = C GSnA + C GSnB + C n+ C n+ ist die Gesamtsumme von Kapazitäten im drain- source Region, die zwischen die reihe-bindete nFETs ist.

18 3.3.1 Output Ladungszeit 17 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Wenn die Eingabe entweder A oder B mit 0V anschaltet,wird die Outputkapazität C out durch den entsprechende pFET-Transistor geladen. In diesem Fall schaltet der einzige pFET-MpA an und die C out wird durch den MOSFET-Strom I Dp geladen.Dann kann man die Ladungszeit durch die folgenden Formeln berechnen t LH = s p τ p ; τ p = R pA C out Der beste Fall für die Ladungszeit ist die gleichzeitige Anschaltung von beiden pFETs,d.h der MOSFET-Strom IDp wird gleichmässig in beiden pFETs verteilt und der pFET-Widerstand RpA wird halbiert (R pA →R pA ∕2). Aber in der Praxis konzentrieren sich wir nur in der langen Zeit- intervalle,die jeder Faktor in der Vorstellung beschränkt wird.

19 18 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Output Entladungsverzögerung Wenn die beide Eingänge A und B mit logik 1 einführen,dann kommt die Entladungsverzögerung vor.Dann können wir den Elmore-Formel durch die Modifizierung der ineren Kapazität C x schreiben. τ n =( R nA + R nB )C out + R nA C X V our(t) = V DD e -t∕ τ n Die Zeit t HL wird durch eine Abnehmung der Spannung von 90% bis 10% definiert,dann haben wir einen vernüftigen Näherungswert: t HL ≈ ln(9)τ n ≈ 2.2τ n Wenn man einen genauen Wert braucht, muss dieser Resultat durch die Simulation von Computer kontrolliert werden.Qualitativ,wir können sehen,dass die Outputkapazität Cout durch die reihe-bindeten nFETs entladen muss,d.h. der Wert von tHL vergrößt wird.

20 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 4. COMS Gatter Design Die Logik- Funktion ist eine Konsequenz von Schalterstruktur. Aber durch die Verwendung von MOSFET verändert die logische Operation nicht. Die DC kritische Spannungen beeinflusst die Größe der Schaltung wie zum Beispiel die Umschaltungsspannung V I. Einige Schaltungen brauchen, dass DC Umschalter in einem bestimmten Umfang liegen. In diesem Fall soll das Verhalten von (ßn/ßp) (Leitfähigkeit) durch Technologie und gewünschte Transienz bestimmt werden. Wenn die Zeit kritisch ist, dann sollen wir zuerst die Umschaltungszeit betrachten,dann wird die DC Charakteristik später betrachtet. 19

21 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Die Zeit im Schaltvorgang t LH kann durch das Verhalten von (W/L) pA und (W/L) pB kontrolliert werden. Seitdem MpA und MpB parallel geschaltet sind, dh. worst-case Situation,wenn nur ein Transistor von beiden leitend ist. Wir können die beiden p- FETs mit gleichen (W/L)p konstruieren, so dass mindestens ein Transistor die Zeitspezifikation in dem Anstieg- Schaltvorgang erfüllen kann. Zusammen mit der konstanten Ladungszeit haben wir folgende Gleichung: Schaltvorgang t LH von p-FETs Cout : Output Kapazität tp : Rp×Cou VT : Threshold- Spannung 20

22 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Schaltvorgang t LH von n-FETs Die in Reihen geschaltete n- FETs beschränkt die Entladungszeit. In diesem Fall haben die beiden Transistoren gleichen (W/L)n Wert, der einzige Unterschied ist der Wert von tn. tn = Rn×(2Cout + Cx) Cx ist die interne Knotenkapazität. Folgende Gleichung stellt das Verhalten von (W/L)n und Cout bzw. Cx dar. 21

23 Prozess von Design FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Der komplizierte Faktor in der obigen Gleichung ist das C out, deren Wert von der Auswahl von W/L für jeden Transistor, die mit dem Ausgang verbunden sind, abhängig. In dem Fall mit dem CMOS Inverter beginnt die Entwurfphase zuerst durch die Abschätzung der Kapazität und Entwurf eines Schaltkreises anhand dieser Abschätzung. wobei wird häufig Computer- Simulation durchgeführt, um das spezifische Verhalten vom Außen zu überprüfen. Eine andere Möglichkeit besteht darin, dass man einen vernünftigen Wert für die Schaltungsgröße auswählt und simuliert diese Schaltung Dann verwendet die obige Gleichungen, um das Verhalten der Transistoren die Anforderung anzupassen. 22

24 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER 5. N- Input NAND  Die NAND2 Struktur kann zu eine N- Input NAND Gatter mit N- komplementären Paaren erweitert werden,wobei sind die n- FETs in Reihen und p- FETs parallel geschaltet werden.  folgende Gleichung für die Umschaltungsspannung V I : 23

25 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Konstruktion von N- Input NAND  Das Multiple- Input NAND Gatter sind einfach als Schaltung zu entwerfen und implementieren.  Aber die Outputkapazität C out vergrößert sich mit steigenden N.  Das worst- case Problem ist die Entladungszeit, die durch das Entladen von seriell geschalteter n- FETs- Transistoren beschränkt ist.  Daher ist die Anzahl von Inputs maximal auf 4 in realem Entwurf begrenz. Beispiel von NAND 4 24

26 FSU-Jena SS2005 Proseminar Yue,Junshan CMOS-NAND-GATTER Literatur John P. Uyemura, „CMOS Logic Circuit Design“, Lower Herstellungsschritte (Masken) für einen CMOS-Inverter: Digitale Schaltungstechnik Aussagenlogik und Gatter P. Fischer, TI, Uni Mannheim.


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