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1 Physikalische Basis der Angriffen. Algorithmische Implementierungs-Schwächen Implementierung der Algorithmen mit CMOS-Logik - Feldeffekt-Transistoren.

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Präsentation zum Thema: "1 Physikalische Basis der Angriffen. Algorithmische Implementierungs-Schwächen Implementierung der Algorithmen mit CMOS-Logik - Feldeffekt-Transistoren."—  Präsentation transkript:

1 1 Physikalische Basis der Angriffen

2 Algorithmische Implementierungs-Schwächen Implementierung der Algorithmen mit CMOS-Logik - Feldeffekt-Transistoren - CMOS-Gatter Angriffstechniken - Messbare Werte passive Angriffstechniken - Beinflussbare Zustände aktive Angriffstechniken Angriffsmethoden: Klassifizierung der Angriffe nach dem Zustand des angegriffenen Gerätes Beispiele Angriffstechniken Physikalische Basis der Angriffen 2

3 Realer Fall: dem Angreifer sind noch mehrere Zwischenwerte bekannt Kryptographie: Implementierungs-Schwächen Idealer Fall 3

4 Basis für Angriffe 4 Krypto- system kryptographische Funktionen (Algorithmen) encryption / decryption digitale signature generation / verification mathematische Operationen Addition; Subtraktion Multiplikation ; Division Hardware-Implementierung CMOS-Technologie: elementare Funktionen als Gatter aus Hersteller-Biblothek 4 jetzt CMOS-Logik: Vor- und Nachteile

5 Halbleiter 5

6 p-dotiertes-Substrat Isolator Metall 0 V Feldeffekt-Transistor MOSFET (metal–oxide–semiconductor field-effect transistors) 6

7 Isolator Metall 0 V +5 V Feldeffekt-Transistor p-dotiertes-Substrat 7

8 Isolator Metall 0 V 0 V - +5 V Feldeffekt-Transistor p-dotiertes-Substrat 8

9 + +++ Isolator Metall +5 V 0 V +5 V n -Typ Feldeffekt-Transistor p-dotiertes-Substrat n-Kanal 9

10 p-Substrat Isolator Metall +5 V 0 V +5 V n-Typ Input Output. +5 V Input 0 V 0 V Output ON Feldeffekt-Transistor 10

11 p-Substrat Isolator Metall +0 V 0 V +5 V n-Typ Input Output Feldeffekt-Transistor. +5 V 0 V Input 0 V +5 V Output OFF 11

12 Chip-Schnitt (Beispiel) 12

13 Transistor – Chip - Wafer 13

14 n-dotiertes-Substrat Isolator Metall 0 V Feldeffekt-Transistor MOSFET (metal–oxide–semiconductor field-effect transistors) 14

15 Isolator Metall 0 V -5 V Feldeffekt-Transistor n-dotiertes-Substrat 15

16 Isolator Metall 0 V + -5 V Feldeffekt-Transistor n-dotiertes-Substrat 0 V 16

17 - --- Isolator Metall -5 V 0 V p -Typ Feldeffekt-Transistor n-dotiertes-Substrat p-Kanal 0 V 17

18 n-Substrat Isolator Metall -5 V 0 V p-Typ Input Output. 0 V -5 V Input -5 V 0 V Output ON Feldeffekt-Transistor. +5 V 0 V Input 0 V +5 V Output ON 18

19 n-Substrat Isolator Metall 0 V -5 V 0 V p-Typ Input Output. 0 V Input -5 V -5 V Output OFF Feldeffekt-Transistor. +5 V Input 0 V 0 V Output OFF 19

20 .. +5 V Input 0 V Output OFF. +5 V 0 V ON +5 V 0 V ON +5 V 0 V. +5 V 0 V +5 V OFF n-Kanal-Feldeffekttransistor: n MOSFET +5 V 0 V p-Kanal-Feldeffekttransistor: pMOSFET Feldeffekt-Transistoren für CMOS-Logik. +5 V 0 V Output. Input 20

21 . +5 V 0 V ON 0 V. +5 V 0 V +5 V OFF +5 V CMOS-Logik: Inverter Complementary metal–oxide–semiconductor. 0 V. Output Input +5 V ON 0 V OFF +5 V 21

22 CMOS-Logik: Inverter Abbildung CMOS Logik-Gatter entnommen von: 0 V. Output Input +5 V ON 0 V OFF +5 V.. Output Input +5 V OFF 0 V ON 0 V 22

23 CMOS-Logik: NAND-Gatter Abbildung CMOS Logik-Gatter entnommen von: 23 Hausaufgabe: Zustand aller Transistoren für alle 4 Inputs-Kombinationen aufschreiben

24 CMOS-Logik: AND-Gatter Abbildung CMOS Logik-Gatter entnommen von: 24

25 CMOS-Logik: Umschalten und Ruhezustand neue Gatter-Inputs-Werte verursachen Umschalten der Transistoren in dem Gatter -Anzahl der umschaltenden Transistoren hängt von neuen und vorherigen Inputs-Werten ab -die Inputs-Werte sind vom message und key abhängig -Kenntnis der Anzahl der umschaltenden Transistoren ermöglicht das Extrahieren des Schlüssels -Zustand der Transistoren und Umschaltungsprozess sind visualisierbar !!!! 25

26 26

27 inform.ru/articles/CMOS_Tri Gate.html e.aspx?id= In the Intel® tri-gate transistor, gates surround the silicon channel on three of four sides. Robert S. Chau, Intel

28 CMOS-Logik: Leistung 28

29 29 CMOS-Logik: P(T)

30 Angriffstechniken 30

31 Angriffstechniken: passive und aktive passive Angriffstechniken: Begleitende Prozesse messen und analysieren (oft Seitenkanalen-Angriffe genannt): - Was kann gemessen und analysiert werden ? - Wo kann gemessen werden ? - Welche Messgeräte ? aktive Angriffstechniken: Zustände von Teilen des Chips beinflussen und analysieren: - Was kann beeinflusst werden ? - Wo genau ? - Welche Geräte braucht man für Fehler-Injektionen ? 31

32 passive Angriffstechniken Beobachtbare Prozesse bei der Umschaltung der Transistoren -Energieverbrauch (Momentanleistung messbar ) -Änderungen des elektromagnetischen Feldes (Induktionsstrom messbar) -Ausführungszeit der Algorithmen (Anzahl der Taktzyklen) -Lokale Temperatur-Änderungen sind sichtbar (zeitliche und räumliche Wärmeverteilung ist sichtbar) -Optische Emission (Lumineszenz) ist sichtbar Beobachtbarkeit der Schaltung -Optical / infra-red / backside imaging um die Struktur des Chips zu analysieren Weitere messbare Effekte: -Data remanence analysis -Analyse von Testvorrichtung / Scan Chains 32

33 aktive Angriffstechniken Glitch attacks Algorithmisch Anlegen spezieller Inputs, die zur Ausgabe eines fehlerhaften Outputs führen Erhöhung der Taktfrequenz (nicht-invasiv) Wenn der längste Pfad der Signalverzögerung größer ist, als die Periode, kann ein Teil der Register den richtigen Inhalt nicht haben Erhöhung der Betriebsspannung (nicht-invasiv) Beinflusst die Breite des Kanals und ändert die Zeit der Umschaltung der Transistoren; was den längsten Pfad der Signalverzögerung ändert ähnliche Wirkung wie bei der Erhöhung der Taktfrequenz UV-Blitz-Belichtung des entpackten Chips Beinflusst mittels des Photoeffektes die leitende Eigenschaften des Kanals ähnliche Wirkung wie bei erhöhter Taktfrequenz Elektromagnetische Impulse (auf entpacktem oder nicht entpacktem Chip) Können Strom in der Schaltung induzieren, die eine fehlerhafte Funktion des Chips verursachen 33

34 aktive Angriffstechniken Fault injection (auf entpacktem Chip) optical fault (UV)/ laser fault thermal fault lokale EM-Induktion Hardware brute-force Laser-scanning Direkte Veränderungen der Struktur Reverse-Engineering 34

35 Angriffsmethoden 35

36 Angriffsmethoden: Zustand des Chips nicht-invasiv an einem funktionsfähigem, nicht entpacktem Chip invasiv an einem entpacktem Chip, mit direktem elektrischen Kontakt; Struktur des Chips kann teilweise zerstört oder verändert werden semi-invasiv an einem entpacktem Chip, ohne direkten elektrischen Kontakt; Struktur des Chips wird nicht zerstört oder verändert 36

37 Entpackung 37


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