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Institut für Angewandte Mikroelektronik und Datentechnik Phase 5 Architectural impact on ASIC and FPGA Nils Büscher Selected Topics in VLSI Design (Module.

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Präsentation zum Thema: "Institut für Angewandte Mikroelektronik und Datentechnik Phase 5 Architectural impact on ASIC and FPGA Nils Büscher Selected Topics in VLSI Design (Module."—  Präsentation transkript:

1 Institut für Angewandte Mikroelektronik und Datentechnik Phase 5 Architectural impact on ASIC and FPGA Nils Büscher Selected Topics in VLSI Design (Module 24513) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik1

2 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik Contents 1. Differences in Hardware 2. Impact of Hardware-Description 3. Examples 4. Impact on Performance 5. Conclusions © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik

3 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 1.1 Differences in Hardware © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Hardware of an FPGA

4 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 1.1 Differences in Hardware © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Hardware of an FPGA –Functionality realised with Basic Logic Blocks (BLE) –BLE connection via switch-matrices –~90% of the area of an FPGA is used for wiring and interconnection –Additional elements for FPGA (e.g. DSP, Adder, Multiplier, Microcontroller, RAM-Cells) –Configuration stored in SRAM or persistent EEPROM

5 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 1.2 Differences in Hardware Hardware of an ASIC –No predifined structure –Logical functions are realized directly with transitors or standard-cells –Wiring is done between the cells on additinal layers –Size of the design mostly infuenced by number of cells

6 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 2. Impact of Hardware-Description © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Impact on FPGA –Architecture can use specialized cells in the FPGA (e.g. Adder, Multiplier, DSPs, RAM-Cells) –Simple logical functions like in an adder (3 input XOR) have no need for optimization (lookup-tables) –Pipelining important to reduce or prevent long wires –Number of wires/connections important

7 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 2. Impact of Hardware-Description © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Impact on FPGA (Problems) –Sometimes wiring may not be possible although enough logic- blocks are available –Some configurations can result in really long wires –Errors in circuit description can be easily corrected

8 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 2. Impact of Hardware-Description © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Impact on ASIC –All functions are realised with standard-cells or directly in transistors –Possible to optimize even very simple functions –Logic-depth and fanout more important than wire-length Problems: –Sometimes wiring is not possible because of number of layers Both: Many optimizations are also done by the tools

9 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 3. Examples © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik 1. Adder with (apparently) superfluous register FPGA with superfluous register: ~560 MHz FPGA without superfluous register: ~380 MHz ASIC with superfluous register: ~2.4 GHz ASIC without superfluous register: ~2.39 GHz

10 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 3. Examples © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik 2. 3-Input XOR in Adder FPGA: no difference size both are realised with one LUT ASIC: Second design slightly slower 3. Pipelined Wallace-Tree vs. 4:2 Compressor Tree FPGA: The compressor tree is faster and needs less logic-blocks ASIC: Wallace-Tree is faster but slightly bigger

11 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 4. Architectural impact on Performance © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Impact on Frequency FPGA Length of wires has highest impact → Pipelining (e.g. also for register with high fanout) Complex functions (with multiple Logic-Cells) Sometimes FPGA itself restricts using higher frequencies ASIC Logic-depth mostly influences timing With higher frequencies wiring becomes more important Fanout also influences timing

12 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 4. Architectural impact on Performance © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Impact on Size FPGA The size of the design does not change the size of an FPGA only the usage ASIC Size directly influenced by number and complexity of logical functions. Minimal size also influenced by the pads

13 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 4. Architectural impact on Performance © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik Impact on Power Consumption FPGA Wiring complexity and number of logic elements influence the consumed power Static power consumption of the FPGA ASIC Power consumption of circuit proportional to the size of the circuit Circuit itself needs much less power than the pads

14 Institut für Angewandte Mikroelektronik und Datentechnik Institut für Angewandte Mikroelektronik und Datentechnik 5. Conclusions © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik FPGA and ASIC need slightly differenct approach for the architecture –The optimization of the simple logic functions have little to no effect on an FPGA –Pipelining has a huge influence on both –Timing of ASIC is more dependent on complexity of the circuit, on FPGA more dependent on wiring –On both other aspects are also restrictive Pads in an ASIC Clock Buffer or overall size in FPGA

15 Institut für Angewandte Mikroelektronik und Datentechnik Thanks for your attention! (Questions?) © 2013 UNIVERSITÄT ROSTOCK | Fakultät für Informatik und Elektrotechnik15


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