Elektronisch messen, steuern, regeln

Präsentation zum Thema: "Elektronisch messen, steuern, regeln"—  Präsentation transkript:

1 Elektronisch messen, steuern, regeln
Digital-Analog-Wandler Analog-Digital-Wandler Abtastung

2 Prinzip des DAC (DAC = Digital - Analog - Converter)
20= LSB 21= 22= 23= MSB LSB = Least Significant Bit; MSB = Most Significant Bit

3 DAC mit R - 2R Leitern

4 Elektronische Wechselschalter

5 DAC mit Stromquellen

6 Doppel Buffer DAC

7 Bipolar DAC

8 Offset Binär Code Two‘s Complement Code
Spannung Offset Binär 2er Komplement +7/8V +6/8V +5/8V +4/8V +3/8V +2/8V +1/8V 0/8V -1/8V -2/8V -3/8V -4/8V -5/8V -6/8V -7/8V -8/8V

9 Analog - Digital - Messsystem

10 Sample and Hold Schaltung
Das Signal am Eingang des ADC‘s darf sich während der Wandlungszeit nicht ändern. Wird der Schalter geschlossen, so lädt sich der Kondensator Chold auf Ue. Beim Öffnen des Schalters bleibt die Ausgangsspannung Ua auf dem letzten Wert von Ue stehen. Nur der Leckstrom des Schalters und der Eingangsstrom des zweiten Verstärkers lassen die Spannung am Chold langsam wegdriften.

11 Paralleler ADC Sehr schneller ADC (Konversionszeit = <10 ns)
Nur sinnvoll bis 8 Bit Auflösung: Aufwand = 256 Komparatoren Grosser Aufwand: Anzahl Komparatoren = 2(Anzahl Auflösungs-Bit) Aufwand zur Dekodierung steigt auch sehr rasch mit grösserer Auflösung

12 Prinzip des ADC (ADC = Analog - Digital - Converter)
Das analoge Signal wird mit einem (provisorischen) Wert verglichen. Der Vergleich liefert je nach Strategie die notwendigen Korrekturen, bis zur möglichst genauen Annäherung an den analogen Wert.

13 Sukzessiv Annäherungstyp
Vom MSB hinab zum LSB wird jedes Bit zuerst probeweise angelegt und das Resultat verglichen mit dem Eingangssignal. Wird der Wert des Eingangssignals beim Test überschritten, so wird das Bit wieder gelöscht, sonst in allen folgenden Tests als gesetzt betrachtet. Die Anzahl der Test = Anzahl Bit‘s z.B.: (12 Tests für 12 Bit Auflösung)

14 Zeitdiagramm SAR Zeitbereich 0-1: Start 1-2: Test B3=MSB 2-3: B3=0
6-7: B1=1; (B2=1; B3=0) 7-8: Test B0 =LSB 8-9: B0=0; (B1=1; B2=1; B3=0) 9-10: Ende B3 B2 B1 B0 = 0110

15 Dual Rampen ADC

16 Zeitdiagramm Dual Rampen ADC
Wird die Integrationszeit T gleich der Periodendauer (oder einem ganz-zahligen Vielfachen) der allgegenwärtigen Netzfrequenz gewählt, so werden davon herrührende Störungen unterdrückt!

17 Abtastung ADC Analog, kontinuierlich Digital, zeitdiskret

18 Abtastung mit Rekonstruktion

19 Signalfrequenz fS = fA * 1 / 25 fA = Abtastfrequenz

20 Signalfrequenz fS = fA * 1 / 10

21 Signalfrequenz fS = fA * 1 / 5

22 Signalfrequenz fS = fA * 1 / 2

23 Signalfrequenz fS = fA * 24 / 25

24 Signalfrequenz fS = fA * 26 / 25

25 Frequenzfaltung Beim Abtasten werden folgende Frequenzen transformiert und dem Nutzfrequenzband „1“ überlagert: Band „2“ unterhalb fA wird gespiegelt und dem Band „1“ überlagert. Band „3“ oberhalb fA weitere Bänder ober- und unterhalb ganzzahliger Vielfachen von fA. Fazit: Vor der Abtastung sind aus dem Signal alle Frequenzen oberhalb fA/2 zu entfernen.

26 Antialias-Filter Schneidet ein Antialias Filter alle Frequenzen oberhalb fA/2 vor dem Abtasten weg, so kann die Frequenz-Faltung vermieden werden.

27 Unter- und Über-Abtastung

28 1 Bit Sigma-Delta (SD) ADC

29 Dezimations Filter Die hohe Abtastrate kann für den Ausgang ohne Informationsverlust wieder reduziert werden.

30 SD Signalverarbeitung
Durch die hohe Übertaktrate von 500 = 5MHz/(2*5kHz), wird das hohe Quantisierungs-rauschen über das grosse Frequenzband verteilt und damit reduziert. Die Filterung mit digitalen Filtern und die Dezimierung der Ausgabefrequenz ist kostengünstig zu realisieren.

31 Signal / Rausch Verhältnis (SD ADC)
Modulator

32 Daten heutiger ADC