Technische Informatik II

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1 Technische Informatik II
(für Bachelor) Vorlesung 14: Speichereinheiten für Universalrechner und Moderne VLSI-Bausteine , v5 Quellen: Zum Teil aus den Unterlagen „Digitale Systeme“, Prof. Schimmler, Prof. Loogen

2 Blockdiagramm eines von Neumann-Rechners
Grundarchitektur Blockdiagramm eines von Neumann-Rechners 4 Einheiten (Automaten)

3 Speichereinheit Allgemeine Kenngrößen eines Speichers:
Grundelement: 1 Bit-Speicher, z.B. Flipflop Grundfunktionen: Schreiben, Lesen, Speichern Allgemeine Kenngrößen eines Speichers: Kapazität: z.B. Bit, Byte, Wort, Block (Menge von Worten) Zugriffszeit: Ein Maß für die Verarbeitungsgeschwindigkeit. Die benötigte Zeit zum Finden und Lesen/Schreiben einer Information im Speicher. Zykluszeit: Wesentlich bei Speichern mit zerstörendem Leseverfahren, z.B. dynamische Speicher, wird die Zeit verstanden, die zum Finden, Lesen und Widereinschreiben einer Information benötigt wird. Kosten: Meist gerechnet in Preis/Bit. Die Kosten für den/die Speicher beeinflussen oft beträchtlich den Gesamtpreis einer DV-Anlage.

4 Speicherarten Speicherarten (nach Speichermedium unterschieden):
1. Mechanische Speicher: Lochkarte, Lochstreifen (historisch). 2. Magnetische Speicher: a) Kernspeicher (historisch) b) Oberflächenspeicher, z.B. Magnetplatte, Magnetband, Floppy, magneto-optische Verfahren (CD-RW) c) neue Technologien wie Ferroelectric Random Access Memory (FRAMs) Magnetoresistive Random Access Memories (MRAMs) Tunneling Magnetic Junction RAM (TMJ-RAM): So schnell wie SRAM, klein wie DRAM, nicht flüchtig “Spintronics” electron spin effects transport Technologie die auch in den Leseköpfen von Festplatten Einsatz findet: Giant magneto-resistive effect

5 Speicherarten 3. Optische Speicher a) Holographische Speicher
b) Laserprinzip (CD-ROM, DVD) 4. Halbleiterspeicher: Register, FIFO, RAM (Schreib/Lesespeicher) statisch-dynamisch ROM (Festwertspeicher) Neue Technologien wie Ferroelektrische RAM´s

6 Speicherorganisation
− Speicher mit sequentiellem (seriellem) Zugriff: Die Zugriffszeit zu einer Speicherzelle hängt von ihrer räumlichen Lage im Speicher ab (z.B. Platten, Bänder) − Speicher mit beliebigem (random) Zugriff; Die Zugriffszeit zu jeder Zelle ist etwa gleich groß (RAM), z.B. Matrixspeicher Typische Kennwerte für Speicher (Stand 2004) (1 TB)

7 Speicheraufbau Register Serielle Register:
Eingabe Ausgabe Takt Serieller Datentransport (Schieberegister)

8 Speicheraufbau Register Ring-Schieberegister (Ring Shift) :
Ring-Schieberegister (rückgekoppelte) Schiebekette

9 Speicheraufbau Register Ladbares Ring-Schieberegister MUX

10 Speicheraufbau Register Parallele Schieberegister

11 Speicheraufbau Register Parallele Datentransporte

12 Schreib-/Lesespeicher (RAM)
Speichereinheit Schreib-/Lesespeicher (RAM) Beispiel 8 x 4-Bit Speicher 1 1 2 2 3 3 4 4 5 1 1 1 5 6 6 7 7 101=5 1011 3 Bit Adresse Eingabe Ausgabe 3 Bit Adresse Ein/Ausgabe

13 Schreib-/Lesespeicher (RAM)
Speicheraufbau Schreib-/Lesespeicher (RAM) Blockschaltbild eines wortorganisierten ortsadressierten Speichers (RAM)

14 Schreib-/Lesespeicher (RAM)
Speicheraufbau Schreib-/Lesespeicher (RAM) Speicherzelle ODER Funktion &

15 Schreib-/Lesespeicher (RAM)
Speicheraufbau Schreib-/Lesespeicher (RAM) Realisierung eines wortorganisierten Speichers mit Hilfe von RS-Flipflops (RAM)

16 Festwertspeicher Read-Only-Memory (ROM))
Speicheraufbau Festwertspeicher Read-Only-Memory (ROM)) ROM: Maskenprogrammiert PROM EPROM: Elektrischprogrammiert und durch UV-Licht löschbar EEPROM: Elektrischprogrammier und elektrisch löschbar Flash-PROM: Elektrisch blockweise programmierbar und löschbar

17 Festwertspeicher Read-Only-Memory (ROM))
Speicheraufbau Festwertspeicher Read-Only-Memory (ROM)) PROM-Speicherzelle mit Ausbrennelement

18 Festwertspeicher (ROM) als Universal-Schaltnetz
Speicheraufbau Festwertspeicher (ROM) als Universal-Schaltnetz E A ROM .. .. Falls Adresse und Ausgangsgröße passen, dann kann das ROM jeden Schaltnetzinhalt realisieren. Wertetabelle abspeichern! 1 2 3 4 5 6 7 Beispiel: (P)ROM-Realisierung eines Schaltnetzes E A

19 Übersicht über gebräuchliche Halbleiterspeicher

20 Sonderspeicherfunktionen Beispiel: FIFO Speicher (First In First Out)
Speicheraufbau Sonderspeicherfunktionen Beispiel: FIFO Speicher (First In First Out) Prinzip des FIFO-Speichers

21 Beispiel: 3-Bit FIFO Automat *
Ein Linksschieberegister ist die Implementierung eines FIFO-Speichers (first-in-first-out). Bei jeder Schiebeaktion wird der aktuelle Wert des Speichers um eine Position nach links verschoben. Automatengraph: 3 Bit Linksschieberegister  23 =8 Die Zustandskodierung entspricht der aktuellen Belegung des Registers. Ausgabe ist das höchstwertige Bit im Register, welches bei der nächsten Schiebeaktion aus dem Register geschoben wird. * Universitaet Frankfurt (Pof. Waldschmidt)

22 Automatentabelle: 1 2 3 4 5 6 7 8 * Universitaet Frankfurt (Pof. Waldschmidt

23 Ausgabefunktion: y = z2 * Universitaet Frankfurt (Pof. Waldschmidt

24 Standard Logik-Chips Standard TTL-Technologie (a) Dual-inline package
(b) Structure of 7404 chip V DD Gnd (a) Dual-inline package Standard TTL-Technologie

25 Implementierung durch standard Logik-Chips
V DD Beispiel zur Implementierung der Funktion: f = x3x2 + x2x3. 7404 7408 7432 x 1 x 2 f x 3

26 Programmierbare Bausteine
Grundarchitektur Logic gates Inputs and Outputs (logic variables) programmable (logic functions) switches Programmable logic device as a black box. Figure Brown

27 Programmierbare Bausteine
Allgemeine PLA (Programmable Logic Array) Struktur x x x 1 2 n x x x 1 2 3 Programmable connections Input buffers and OR plane P 1 inverters Sum of products function x x x x P 2 1 1 n n P P 1 3 AND plane OR plane P P 4 k AND plane f f f 1 f 2 1 m Figure 3.25 Brown

28 PLA-Beispiel Implementierung der Funktion:
x x x 1 2 3 Implementierung der Funktion: f1= P1 + P2 + P3 = x1x2 + x1 x3 + x1x2x3 OR plane P 1 P 2 P 3 P 4 AND plane f f Figure 3.25 Brown 1 2

29 Beispiel: PLCC-Bausteinformat mit Sockel
PLA Baustein Beispiel: PLCC-Bausteinformat mit Sockel Plastic Leadless Chip Carrier Figure 3.31 Brown

30 PLA-Programmiergerät
Implementierung der Funktion: .. A PLD programming unit (courtesy of Data IO Corp). Figure 3.30 Brown

31 CPLD: Complex Programmable Logic Device (mehrfach PAL mit Speicher)
CPLD-Bausteine CPLD: Complex Programmable Logic Device (mehrfach PAL mit Speicher) PAL-like PAL-like I/O block I/O block block block Interconnection wires PAL-like PAL-like I/O block I/O block block block Figure 3.32 Brown

32 CPLD-Baustein Interconnection wires PAL-like block Speicher Flip Flops
PAL-like block (details not shown) Interconnection wires PAL-like block D Q Speicher Flip Flops Q D Q Figure 3.31 Brown

33 Figure 3.34. CPLD packaging and programming.
CPLD-Baustein Programmierung im Board über JTAG (Joint Test Action Group, IEEE Standard ) Schnittstelle JTAG Anschlüsse Ursprünglich als Test-Schnittstelle gedacht wird auch für Programmierung verwendet. Mehrere Chips können an einen JTAG-Bus auf einer Platine einzeln programmiert werden. Figure 3.34 Brown Figure CPLD packaging and programming.

34 Field Programmable Gate Arrays (FPGA)
Programmierbare vorgefertigte Logik-Blöcke „Pin-Grid“ Anschlüsse bis mehrere hundert Pins

35 Field Programmable Gate Arrays (FPGA)
RAMB4_S4_S16 WEB ENB RSTB CLKB ADDRB[7:0] DIB[15:0] WEA ENA RSTA CLKA ADDRA[9:0] DIA[3:0] DOA[3:0] DOB[15:0] Programmable cells (Configurable Logic Blocks CLB’s) Programmable interconnections CLKDLL CLKIN CLKFB RST CLK0 CLK90 CLK180 CLK270 CLK2X CLKDV LOCKED Array of simple logic cells Programmable I/O

36 Vereinfachte Darstellung der CLB-Struktur
von FPGAs der Xilinx (Virtex) Technologie CLB Slice LUT Carry D Q CE PRE CLR 2 Slices in Each CLB LUT: Look Up Tables

37 FPGA Look Up Table (LUT)
LUT: Look Up Table Struktur x 1 0/1 1 x 2 (b) f + = Bitmuster der Spalte f1 wird im Speicher abgelegt und damit die Funktion f1 realisiert. 0/1 f 0/1 0/1 x 2 (a) Circuit for a two-input LUT (c) Storage cell contents in the LUT x 1 2 f 4-Bit Speicher Figure 3.34 Brown

38 Inclusion of a flip-flop in an FPGA logic block.
FPGA Logik Block Ein FPGA Logik-Block wird durch das Zusammen-schalten von einem LUT mit einen Flipflop und Multiplexer realisiert. Out D Q Clock Select Flipflop In 1 2 3 LUT Inclusion of a flip-flop in an FPGA logic block. Figure 3.38 Brown

39 FPGA Interconnection Technologies (Verdrahtungstechnologie)
1. Volatile interconnections technolgy (flüchtige Technologie) Verdrahtungsbeispiel Volatile interconnections (RAM) (statische RAM Zellen „Latches“ werden verwendet um die Verbindungen herzustellen) Distributed Internal Binary Design Stream BIT-STREAM Memory statische RAM Zellen

40 Interconnection Technologies
2. Non-Volatile interconnections (nicht flüchtige Verdrahtung) Non-Volatile interconnections (nicht flüchtig). Zwei Verfahrenen sind gängig: 1. Anti-Fuse technology: Eine Art interne Sicherung wird einmalig programmiert (one time programming) 2. EEPROM (Flash): Nicht flüchtigen Speicherzellen werden elektrisch programmiert (auch mehrfach möglich – muti programming)

41 Logische Kapazität eines FPGA
Beispiel: Xilinx, Virtex-Familie

42 FPGA-Entwurfsumgebung

43 Beispiel: Prototyp eines FPGA-Entwurfs
EEPROM Optional other FPGA Eigenerentwurf 1000 CLB PCI-Master MODUL (Fremdprodukt) Cells for PCI Master = 200 CLB FPGA- Xilinx : XCV300-Q240 Total Cells = 2625 CLBs PCI Interface

44 Custom Chips, Standard Cells, Gate Arrays
VLSI-Produktion Custom Chips, Standard Cells, Gate Arrays Custom Chips: Vollkundenspezifische VLSI-Chip-Herstellung (Kosteneffizient in der Massenfertigung) ASICs: Application Specific Integrated Circuits Standard Cells: Bibliothek von fertigen logischen Zellen Gate Array: Bibliothek von fertigen Gatter-Verbindungen (Kosteneffizient in Kleinserienfertigung)

45 Standard-Cell-Architektur
Entwickler wählt Elemente aus einen vorgefertigten Zellbibliothek und definiert die Verbindungen. Hersteller platziert die Zellen und stellt die Verdrahtung her. Beispiel: A section of two rows in a standard-cell chip. Figure 3.40 Brown

46 Gate-Array-Architektur
“Sea of Gates” Architektur: Vorgefertigte NAND-Gatter mit freien Verdrahtungskanälen / Flächen. Figure 3.41 Brown

47 Gate Array Architektur
Beispiel: Funktionsrealisierung durch Definition der Verdrahtung. Hersteller stellt für vorgefertigtes “sea of Gates” nur Verdrahtungen her. f 1 x 1 x 2 x 3 The logic function f1 = x2x3+x1x3 in the gate array of Figure 3.41. Figure 3.42 Brown