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Die Hardwarebeschreibungssprache VHDL. Ablauf Sem. Woche Kalender Woche VorlesungÜbungsaufgabenLabor 18VHDL1 – Einfuehrung – Entities, Signale VHDL2 -

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Präsentation zum Thema: "Die Hardwarebeschreibungssprache VHDL. Ablauf Sem. Woche Kalender Woche VorlesungÜbungsaufgabenLabor 18VHDL1 – Einfuehrung – Entities, Signale VHDL2 -"—  Präsentation transkript:

1 Die Hardwarebeschreibungssprache VHDL

2 Ablauf Sem. Woche Kalender Woche VorlesungÜbungsaufgabenLabor 18VHDL1 – Einfuehrung – Entities, Signale VHDL2 - Sprachelemente Uebung1 – Komb/Gatter Uebung2 – When Else Laboruebung1 - Simulation Projektbesprechung1-Einfuehrung 29VHDL3 – Sequential StatementsUebung3 - BlockdiagramLaboruebung2 - Abstimmanlage 310VHDL4 – Getaktete Logik (Flip-Flops)Uebung4 – Flip FlopsLaboruebung3 - Wuerfel Projektbesprechung2 - Blockdiagram 411VHDL5 – Zaehler I + IIUebung5 - ZaehlerLaboruebung4 – Flip-Flop und Flankendetector 512VHDL6 – Synthese, Quartus, MAX ArchitekturUebung6 - SyntheseLaboruebung5 – Zähler für Autobeleuchtung & TB Modelsim 613VHDL7 – FSM IUebung7 - AutomatenLaboruebung6 – Toplevel Generierung, Synthese & Programmierung 714VHDL8 – FSM IIUebung8 - KonzeptLaboruebung7 - Autobeleuchtung Projekt Stufe1 – Hierarchie m. Zaehler 815Projektbesprechung3Projekt Stufe2 – Displaytreiber 916VHDL9 – Variablen und Testbench Coding StyleProjekt Stufe3 – Testbench für UART 1017PruefungsvorbereitungProjekt Stufe4 – UART 1118PruefungProjekt Stufe5 – GPS Detector/Display erweitern 1219Arbeiten am ProjektFeiertag (Auffahrt) 1320Arbeiten am Projekt 1421Projektdemo

3 Leistungsnachweise DT2P nErfahrungsnote die während des Semesters gemacht wird n 1/3 Sprache in Projekt & Technik (Bewertet wird: Präsentation & Dokumentation) n 1/3 Schriftliche Prüfung (Thema: VHDL & PLD) n 1/3 Technische Lösung des Projektes nMündliche Assessment Prüfung n Zählt doppelt zur Erfahrungsnote

4 Bewertung des Projektes Features Note 4 wenn die Uhrzeit angegeben werden kann + Zusatzpunkte für weitere Features wie Position, Weltzeit, Wecker etc. Dokumentation Note 4 wenn korrekt und lesbar + Sinnvolle und hilfreiche Abbildungen und Tabellen + Sinnvolle Gliederung, Text gut strukturiert Testbench Note 4 eine Selbsttestende Testbench pro Teilnehmer + Ausführlicher Testplan u. Testbench (viele Fälle abgedeckt) Code Note 4 wenn alles synchron und keine Latches + Namenskonventionen, klarer Prozesssplit + Kommentare

5 Inhalt nEinführung nAufbau einer VHDL Beschreibung n Entity & Architecture n Strukturale Modelierung n Component n Signale n Portmap nErstes Simulationsbeispiel

6 k 4k 16k 64k 256k 1M 4M 16M 64M 256M 1G 4G 16G Nummer der Komponenten pro IC 4 Gbit 256kbit 1 Gbit 64 Mbit 4 Mbit 16kbit MOS-DRAM 1-kbit MOS-DRAM 4-bit TTL-counter dual flip-flop RTL gate Jahr Wachstum der Komponenten pro IC

7 year Complexity: logic transistors/chip design productivity gap Design productivity: transistors/manmonth Productivity Gap

8 Alternatives

9 Alternatives : System-On-Package Quelle:

10 CMOS Solid State Technology Process State of the Art : CMOS 40nm-45nm (Si) Development: CMOS 25nm-32nm Fabrication Cost: e.g. Intel 32nm fab $7B investiment over Future:new materials (GaAs), light? Integration (40-45nm Technology) Memory: embedded DDR2 1GByte (DRAM) 4-64GByte (Flash) Dig-Logic: ~0.5 billion Transistors core speed 1-3GHz FPGA: 2.5 billion transistors, 680k-Les,22Mb-Ram Tendencies Performance Low Power Mixed Analog-Digital single Die Packaging (System on Chip) Applications GP-ICs: Processors low-end (electronic appliances) high-end (multimedia/telecom) Memory / FPGA (with high-speed serial transceiver) Analog&RF Sensors: micromechanical and optical Emerging: solar (photovoltaic applications) lightining (LEDs)

11 Schaltplan einer einfachen Statemachine

12 Motivation zur Einführung von Beschreibungssprachen nZunehmende Komplexität und Integrationsdichte n Geringere Strukturgrössen (Transistorgrösse) n Anforderungen (Taktraten, Stromverbrauch) nKonkurrenzdruck und Entwicklungszeiten nGute Dokumentation (sichtbare Algorithmen, Kommentare) nDatenaustausch (Einheitlichkeit des Standards)

13 Geometrie eines Invertierers

14 Floor Plan eines ICs 6.4 mm

15 Entwurfsebenen Kann mit VHDL simuliert werden Kann mit VHDL synthetisiert werden

16 Gängige Hardwarebeschreibungsprachen EinführungVHDLVerilog 1987 vom amerikanischen Department of Defense, IEEE Standard 1984 von der Halbleiterindustrie Name steht für: VHSIC Hardware Description Language Very High Speed Integrated Circuit

17 Synthese Werkzeug Tool=Quartus & & & & G3 G2 G1 Q1 Q0 E3 E0 E1 E2 = Umwandlung einer VHDL Schaltungsbeschreibung auf RTL Ebene in eine Netzliste auf Logikebene Gatter/Flip-Flop Bibliothek Netzliste ARCHITECTURE comb OF beisp IS BEGIN q0 <= not (e0 and e1); sig3 <=(e2 and e3) or (e0 and e1); END comb; Im Gegensatz zur Simulation kann bei der Synthese nicht der komplete Sprachumfang verarbeitet werden Hardware Beschreibung

18 Simulatoren und Debugger Tool=Modelsim Logische Schaltung unter Test (Device Under Test = DUT) =1 >1 Stimulus Generator Erwartete Ergebnisse Testbench O.K. & & & & G3 G2 G1

19 Aufbau einer VHDL Beschreibung

20 Grundbestandteile einer VHDL Beschreibung

21 Entity (Beschreibung der Ein-Ausgänge eines Funktionsblocks) Q Qn S R Entity rsff ENTITY rsff IS PORT ( s,r : IN std_logic; q,qn: OUT std_logic); END rsff; Mode: IN¦OUT¦INOUT¦BUFFER Type: bit¦bit_vector¦std_logic... Name der Entity, frei wählbar Reservierte Worte: Dürfen nicht als frei wählbare Namen verwendet werden

22 Architecture Beisp: RS - Flip Flop mit NOR Gates >1 Q S R Qn ARCHITECTURE comb OF rsff IS BEGIN q <= not (r or qn); qn <= not (s or q); END comb;

23 Architecture (Beschreibung des Verhaltens eines Blockes) ARCHITECTURE comb OF rsff IS BEGIN q <= not (r or qn); qn <= not (s or q); END comb; Zu jeder Entity gehört immer eine Architektur. Architektur und Entity treten immer als Paar auf. Name der Entity zu der die Architektur gehört Frei wählbarer Name der Architektur Inhalt der Architektur

24 Aufgabe 2

25 Lösung Aufgabe 2

26 Strukturale Modelierung

27 Hierarchisches VHDL Design Top-Level PeripheralsProzessor UART uC Core RAM ROM Audio Block Video Block Parallel Port

28 Testbench Top-Level PeripheralsProzessor UART uC Core RAM ROM Audio Block Video Block Parallel Port Testbench

29 Structurale Modelierung Entity: doppelrs AUSGN AUSG Q Qn S R Entity: rsff instance2:rsff set reset Q Qn S R instance1:rsff IN1 IN2 ENTITY doppelrs IS PORT ( in1,in2 : IN std_logic; ausg,ausgn : OUT std_logic); END doppelrs ;

30 Component Deklaration ARCHITECTURE struct OF doppelrs IS COMPONENT rsff PORT ( s,r : in std_logic; q,qn : out std_logic ); END COMPONENT; SIGNAL set,reset : std_logic; BEGIN Q Qn S R Entity: rsff Entity: doppelrs instance2:rsff set reset Q Qn S R instance1:rsff AUSGN AUSGIN1 IN2

31 Signale (Drähte) ARCHITECTURE struct OF doppelrs IS COMPONENT rsff PORT ( s,r : in std_logic; q,qn : out std_logic ); END COMPONENT; SIGNAL set,reset : std_logic; BEGIN Q Qn S R Entity: rsff Entity: doppelrs instance2:rsff set reset Q Qn S R instance1:rsff AUSGN AUSG Strichpunkt schliesst Zeile ab Signal Typ Signalname, frei wählbar IN1 IN2

32 instance 2: rsff PORT MAP(s => set, r => reset, q => ausg, qn => ausgn); Port Map (1) (Instantiation) (hier werden die Instances miteinander verbunden) Q Qn S R Entity: rsff Entity: doppelrs instance2:rsff set reset Q Qn S R instance1:rsff ausgn ausgIN1 IN2 Signal Name in übergeordneter Hierarchie doppelrs Port der Component Component Name, frei wählbar

33 Port Map(2) instance1: rsff PORT MAP(s => in1, r => in2, q => set, qn => reset); istance2: rsff PORT MAP(s => set, r => reset, q => ausg, qn => ausgn); Q Qn S R Entity: rsff Entity: doppelrs instance2:rsff set reset Q Qn S R instance1:rsff AUSGN AUSGIN1 IN2

34 Lösung Aufgabe 3

35 Erstes Simulationsbeispiel

36 Delay Statement (Für simulation, nicht synthetisierbar) s <= '1','0' after 10 ns, '1' after 100 ns, '0' after 130 ns; r <= '1','0' after 15 ns, '1' after 200 ns, '0' after 230 ns;

37 Testbench des RS-FF in VHDL Q Qn S R Entity rsff Delay Statements Entity/Architektur: test_rsff dut:rsff s r q qn

38 Entity des RS-FFs Q Qn S R Entity rsff rsff ENTITY rsff IS PORT ( s,r : in std_logic; q,qn: out std_logic); END rsff;

39 Architecture RS-FF ARCHITECTURE comb OF rsff IS BEGIN q <= not (r or qn); qn <= not (s or q); END comb; >1 Q S R Qn

40 Entity der Testbench des RS-FFs ENTITY test_rsff IS END test_rsff; Q Qn S R Entity rsff Delay Statements Entity: test_rsff dut:rsff s r q qn Architecture struct of test_rsff

41 ARCHITECTURE struct OF test_rsff IS COMPONENT rsff PORT ( s,r : in std_logic; q,qn : out std_logic ); END COMPONENT; SIGNAL s,r,q,qn : std_logic; BEGIN dut: rsff PORT MAP(s => s, r => r, q => q, qn => qn); s <= '1','0' after 10 ns, '1' after 100 ns, '0' after 130 ns, '1' after 300 ns, '0' after 350ns; r <= '1','0' after 10 ns, '1' after 200 ns, '0' after 230 ns; END struct; Architecture der Testbench Test Vektoren bestehend aus Delay Statements

42 Unsere erste Simulation besteht aus 4 Komponenten: ENTITY rsff IS PORT ( s,r : in std_logic; q,qn: out std_logic); END rsff; ENTITY test_rsff IS END test_rsff; ARCHITECTURE comb OF rsff IS BEGIN q <= not (r or qn); qn <= not (s or q) ; END comb; ARCHITECTURE struct OF test_rsff IS COMPONENT rsff PORT ( s,r : in std_logic; q,qn : out std_logic ); END COMPONENT; SIGNAL s,r,q,qn : std_logic ; BEGIN dut: rsff PORT MAP(s => s, r => r, q => q, qn => qn); s <= '1','0' after 10 ns, '1' after 100 ns, '0' after 130 ns, '1' after 300 ns, '0' after 350ns; r <= '1','0' after 10 ns, '1' after 200 ns, '0' after 230 ns; END struct;

43 edaverzeichnis simulationsourcesynthese modelsimscripts Projekt.vhdl.do work

44 Compile Script (compile.do) für funktionale Simulation # create work library vlib work # compile project files vcom explicit -work work../../source/flanken.vhd vcom explicit -work work../../source/tb_flanken.vhd # run the simulation vsim -t 1ns -lib work work.tb_flanken do../scripts/wave.do run ns Startet Simulator Bildet Workverzeichniss work Compiliert VHDL und legt es im work ab Lässt Simulator für 1800 ns laufen Öffnet Waveform Betrachter


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